半导体装置制造方法
【专利摘要】本实用新型提供一种半导体装置，降低了导通电阻且减小了反馈电容Crss。该半导体装置具有：第1导电型的集电层；第2导电型的漂移层，其配置在所述集电层上；第2导电型的夹层，其杂质浓度高于所述漂移层，并与所述漂移层接触而配置在所述漂移层上；第1导电型的基层，其配置在所述夹层上；第2导电型的发射区，其嵌入在所述基层的上表面的一部分中；槽，其在所述基层的表面具有开口部，且具有从所述基层的表面起至少贯通所述基层的深度；绝缘膜，其配置在所述槽的内壁上；以及控制电极，其隔着所述绝缘膜与所述基层相对地配置在所述槽内，所述绝缘膜的厚度形成为与所述夹层相对的区域比与所述基层相对的区域厚。
【专利说明】半导体装置
【技术领域】
[0001] 本实用新型涉及具有IGBT结构的半导体装置。
【背景技术】
[0002] 以绝缘栅型双极型晶体管（IGBT)为中心、将控制信号放大电路、对电流/电压 /温度等的保护电路和续流用二极管等收纳在一个封装内的、被称作IPM(Intelligent Power Module:智能功率模块）的电子部件已广泛普及。对IGBT，要求高耐压和低导通电 阻。
[0003] 因此，例如，提出了通过离子注入和扩散来形成与基层的和集电层相对的面紧密 相接而配置的N型半导体层的方法（例如，参照专利文献1)。其目的在于，通过配置该N型 的半导体层，限制空穴（hole)从集电层朝向基层的移动，并使空穴蓄积在夹层与漂移层的 界面附近的漂移层中。在漂移层中蓄积了空穴时，不会降低耐压，却使IGBT的导通电阻下 降。
[0004] 专利文献1 :日本特许第3288218号公报 实用新型内容
[0005] 如上所述，在基层的与集电层相对的面上紧密接触地配置有杂质浓度高于漂移层 的夹层时，能够蓄积空穴、降低导通电阻。但是，由于夹层的杂质浓度比漂移层高，耗尽层 在夹层内难以扩展。因此，与没有配置夹层的情况相比，存在反向传输电容（帰還容量） Crss(CGD)增大这样的问题。
[0006] 因此本实用新型的目的在于，提供降低了导通电阻且减小了反馈电容Crss的半 导体装置。
[0007] 本实用新型的一个方式的特征在于具有：第1导电型的集电层；第2导电型的漂 移层，其配置在所述集电层上；第2导电型的夹层，其杂质浓度高于所述漂移层，并与所述 漂移层相接而配置在所述漂移层上；第1导电型的基层，其配置在所述夹层上；第2导电型 的发射区，其嵌入在所述基层的上表面的一部分中；槽，其在所述基层的表面具有开口部， 且具有从所述基层的表面起至少贯通所述基层的深度；绝缘膜，其配置在所述槽的内壁上； 以及控制电极，其隔着所述绝缘膜与所述基层相对地配置在所述槽内，所述绝缘膜的厚度 形成为与所述夹层相对的区域比与所述基层相对的区域厚。
[0008] 根据本实用新型，能够提供降低了导通电阻且减小了反馈电容Crss的半导体装 置。
【专利附图】
【附图说明】
[0009] 图1是示出本实用新型的第1实施方式的半导体装置的剖面结构的图。
[0010] 图2是示出本实用新型的第1实施方式的变形例的半导体装置的剖面结构的图。
[0011] 标号说明
[0012] 1 · · ·半导体装置
[0013] 10· · ·集电极
[0014] 11 · · ·集电层
[0015] 12 · · ·缓冲层
[0016] 13 · · ·漂移层
[0017] 14· · ·夹层
[0018] 15 · · ·基层
[0019] 16 · · ·发射区
[0020] 18 · · ·栅极绝缘膜
[0021] 19 · · ·栅极
[0022] 25 · · ·层间绝缘膜
[0023] 30 ···发射极
【具体实施方式】
[0024] 接下来，参照附图，对本实用新型的实施方式进行说明。在以下的附图的记述中， 对于相同或相似的部分，标注相同或相似的标号。不过应注意的是，附图是示意性的，各区 域的厚度比例等与现实情况不同。因此，应该参考以下的说明来判断具体的厚度和尺寸。另 夕卜，不言而喻，在附图彼此之间，包含尺寸关系和比例彼此不同的部分。
[0025](第1实施方式）
[0026] 如图1所示，本实用新型的实施方式的半导体装置1具有：第1导电型的集电层 11 ;缓冲层12,其配置在集电层11上；第2导电型的漂移层13,其配置在缓冲层12上；第 2导电型的夹层14,其杂质浓度高于漂移层13,并与漂移层13相接而配置在漂移层13上； 第1导电型的基层15,其配置在夹层14上；以及第2导电型的发射区16,其嵌入在基层15 的上表面的一部分中。下面，设第1导电型为P型、第2导电型为N型来进行说明。
[0027] 半导体装置1是绝缘栅型双极型晶体管（IGBT)，图1所示的例是沟槽栅结构。艮P， 半导体装置1形成有槽，所述槽从发射区16的上表面开始延伸，至少贯通发射区16和基层 15,并具有栅绝缘膜18和栅电极19,其中，所述栅绝缘膜18配置在槽的内壁上，栅电极19 隔着栅绝缘膜18嵌入在槽的内部。即，栅电极19隔着栅绝缘膜18与基层15相对。基层 15的与栅电极19相对的表面是沟道区域。
[0028] 栅绝缘膜18形成为在槽的下部比在槽的上部厚。具体而言，栅绝缘膜18形成为 在与基层15相对的区域中具有50nm?100nm的膜厚。而且形成为：在与夹层14相对的区 域中具有150nm?lOOOnm的膜厚。即形成为：相对于在与基层15相对的区域中形成的栅 绝缘膜18的厚度，在与夹层14相对的区域中形成的栅绝缘膜18的厚度具有1. 5倍以上且 20倍以下的范围。
[0029] 在图1的半导体装置1中，在集电层11与漂移层13之间，配置有缓冲层12。在集 电层11的与配置有缓冲层12的面相对的面上，配置有集电极10。此外，在栅电极19的上 表面配置有层间绝缘膜25,在层间绝缘膜25上配置有与发射区16和基层15连接的发射极 30 〇
[0030] 对半导体装置1的动作进行说明。在发射极30与集电极10之间施加规定的集电 极电压，在发射极30与栅极19之间施加规定的栅电压。例如，集电极电压为300V?1600V 左右，栅极电压为10V?20V左右。这样，在半导体装置1成为导通状态时，沟道区域从P 型反转为N型，形成沟道。电子通过所形成的沟道，从发射极30经由夹层14注入到漂移层 13中。由于该注入的电子，集电层11与漂移层13之间被正向偏置，空穴（hole)从集电极 10经由集电层11、缓冲层12,按照漂移层13、夹层14、基层15的顺序移动。在进一步增大 电流时，来自集电层11的空穴增加，空穴蓄积在基层15的下方。其结果是，导通电阻因电 导率调制（conductivity modulation)而下降。
[0031] 在半导体装置1中，在漂移层13与基层15之间，配置有杂质浓度高于漂移层13 的夹层14。因此，通过夹层14,限制从集电层11移动来的空穴流入到基层15中。进而，大 量空穴蓄积在夹层14与漂移层13的界面附近的漂移层13中。其结果是，在半导体装置1 中，集电层11与基层15之间的漂移区域中的空穴的浓度升高，起到了使导通电阻进一步下 降的效果。
[0032] 此外，由于使栅绝缘膜18形成为在与夹层14相对的区域中比在与基层15相对的 区域中厚，因此，尽管设置了夹层14,也能够减小反馈电容Crss、进行高速的开关。
[0033] 图2示出了第1实施方式的变形例。与图1的不同之处仅在于夹层14相对于槽 的位置关系。即，在图1中，槽的底部形成为位于夹层14内，但是在本变形例中，槽的深度 形成为贯通夹层14而到达漂移层13。此外，其它结构与图1相同，因而省略说明。在这样 的结构中，也起到与图1相同的效果。
[〇〇34] 这样，不言而喻，本实用新型包含此处没有记述的各种实施方式等。因此，本实用 新型的技术范围仅由根据上述说明认为恰当的权利要求范围的实用新型特定事项所决定。
【权利要求】
1. 一种半导体装置，其特征在于，具有： 第1导电型的集电层； 第2导电型的漂移层，其配置在所述集电层上； 第2导电型的夹层，其杂质浓度高于所述漂移层，并与所述漂移层相接而配置在所述 漂移层上； 第1导电型的基层，其配置在所述夹层上； 第2导电型的发射区，其嵌入在所述基层的上表面的一部分中； 槽，其在所述基层的表面具有开口部，且具有从所述基层的表面起至少贯通所述基层 的深度； 绝缘膜，其配置在所述槽的内壁上；以及 控制电极，其隔着所述绝缘膜与所述基层相对地配置在所述槽内， 所述绝缘膜的厚度形成为：与所述夹层相对的区域比与所述基层相对的区域厚。
2. 根据权利要求1所述的半导体装置，其特征在于， 相对于在与所述基层相对的区域中形成的所述绝缘膜的厚度，在与所述夹层相对的区 域中形成的所述绝缘膜的厚度为1. 5倍以上且20倍以下。
3. 根据权利要求2所述的半导体装置，其特征在于， 所述槽的深度形成为贯通所述夹层而到达所述漂移层。
【文档编号】H01L29/06GK203871336SQ201420151248
【公开日】2014年10月8日 申请日期:2014年3月31日 优先权日:2014年3月31日
【发明者】鸟居克行 申请人:三垦电气株式会社