用于除错的金属连线测试结构的制作方法
【专利摘要】本实用新型提出了一种用于除错的金属连线测试结构，包括：多层层间金属层、介质层、金属插塞和顶层金属层，介质层隔离开多层层间金属层和顶层金属层，相邻的层间金属层之间、层间金属层和顶层金属层之间均通过金属插塞相连；顶层金属层包括相连的直线段和弯曲段，直线段位于层间金属层正上方的介质层上，弯曲段绕开层间金属层正上方的介质层，暴露出层间金属层正上方的介质层；暴露出层间金属层正上方的介质层，便于FIB避开厚度较厚的顶层金属连线，可以直接在介质层和层间金属连线处进行电路编辑，降低了FIB电路编辑的难度，从而有益于失效分析。
【专利说明】
【技术领域】
[0001] 本实用新型涉及集成电路制造领域，尤其涉及一种用于除错的金属连线测试结 构。 用于除错的金属连线测试结构
【背景技术】
[0002] 集成电路芯片在完成设计和制造之后，均需要对其进行相应的性能检测。数据显 示超过60%的设计缺陷均始于初始娃（First silicon)设计。因此，为了提高芯片的性能， 对芯片进行除错（Debug)是进行失效分析至关重要的方法。除错是通过对芯片进行相应的 性能检测，针对性的判断其某一项参数是否合格，从而帮助找出初始硅设计中影响芯片性 能的根本原因，以对芯片的设计进行相应的优化，提高生产出芯片的性能。
[0003] 现有技术中，除错技术包括多种方式，例如电子束测试（E-beam testing)，扫猫式 电子显微镜（SEM)，原子力显微镜（Atomic Force Probe，AFP)以及聚焦离子束（FIB)电路 编辑等。
[0004] 请参考图1，其为4层金属互连层结构剖面示意图，所述金属互连线结构包括依次 形成于绝缘层1中的第一层金属2、第二层金属3、第三层金属4以及第四层金属5,金属层 之间通过形成于通孔中金属插塞6相连。上述4层金属互连层结构可以采用电子束测试的 方法，电子束由上自下射入（如图1箭头所示）以进行监测，但是，由于电子束的穿透能力 所限，电子束测试的方法仅能够监测金属互连层小于等于4层的器件，若金属互连层大于4 层，则监测能力会急剧下降，从而导致电子束测试无法监测到低层的金属互连层的电子束 图像。随着技术的发展，现在的主流芯片的金属互连层均超过4层，甚至多达9-10层，因此 无法采用电子束测试方法进行除错。
[0005] 扫描式电子显微镜以及原子力显微镜均是针对芯片局部进行除错的方法，并不适 合对芯片全局的设计进行除错。若对芯片全局的设计进行除错，目前通常采用FIB电路编 辑的方法。FIB能够通过剪切和粘贴的方式建立起探针或测试盘。
[0006] 请参考图2和图3,图2和图3为采用FIB进行电路编辑时金属互连层的剖面示意 图，其中，芯片包括有源区（AA)10、介质层20、形成在有源区10上的栅极30、与有源区10、 栅极30相连的通孔连线40 (图2中仅显示出通孔连线40与有源区10相连）、形成于所述 有源区10和栅极30上方的并且与通孔连线40相连的层间金属层（包括依次堆叠的第一 层金属层Ml、第二层金属层M2….第X层金属层Mx)和形成于层间金属层上方的顶层金 属层50。通常情况下，层间金属层的材质为铜。其中，同一层金属层可以包含很多段金属， 由于不同层或者同一层的不同段的金属互连线测试时所要施加的电压均不同，例如可以为 1. 2V、2. 5V或者接地GND1，具体的均根据测试要求来选择。
[0007] 在进行除错时，需要采用FIB进行电路编辑，如图3所示，在利用FIB刻蚀切割所 述金属互连层以及介质层形成绝缘层开口，然后向开口中填充绝缘层21，再利用FIB刻蚀 切割所述绝缘层21形成导电层开口，并向导电层开口中填充导电层60,所述绝缘层开口延 伸至层间金属层Mx的第一层金属层Ml中，通过其中的绝缘层断开第一层金属层，导电层60 用于连接1. 2V测试电压，从而进行相应的测试。
[0008] 可见，进行FIB电路编辑时，需要采用刻蚀工艺刻蚀开顶层金属层50才能够在层 间金属层中形成绝缘层21以及导电层60,然而由于顶层金属层50的厚度较厚，通常为层间 金属层中金属层厚度的十倍，甚至更多，因此对FIB电路编辑来说是个极大的挑战。另外， 利用FIB刻蚀切割过程存在刻蚀均匀性较差的问题，容易致使层间金属层的铜扩散至绝缘 层21中。此处，由于绝缘层开口和导电层开口具有较大的高深宽比（HAR)，在后续对该孔洞 填充绝缘层21以及导电层60时，极大的增大了填充工艺的困难。同时，FIB电路编辑也需 要极强的操作技术才能够实现，具有一定不可控性。
[0009] 鉴于上述困难，导致了 FIB电路编辑的成功率很低，成本很大，操作不当甚至会导 致器件的阈值电压（Vt)偏移等等问题。 实用新型内容
[0010] 本实用新型的目的在于提供一种用于除错的金属连线测试结构，能够有益于用于 除错的失效分析，并且能够降低FIB电路编辑除错的难度。
[0011] 为了实现上述目的，本实用新型提出了一种用于除错的金属连线测试结构，包括： 多层层间金属层、介质层、金属插塞和顶层金属层，多层层间金属层以及顶层金属层之间均 由所述介质层隔离开，相邻的层间金属层之间、所述层间金属层和所述顶层金属层之间均 通过所述金属插塞相连；所述顶层金属层包括相连的直线段和弯曲段，所述直线段位于所 述层间金属层正上方的介质层上，所述弯曲段绕开所述层间金属层正上方的介质层，暴露 出所述层间金属层正上方的介质层。
[0012] 可选的，在所述的用于除错的金属连线测试结构中，还包括预电源连接垫和预焊 接垫，所述预电源连接垫和预焊接垫均形成于所述顶层金属层上方。
[0013] 可选的，在所述的用于除错的金属连线测试结构中，所述预电源连接垫位于芯片 的输入输出区和功能模块区。
[0014] 可选的，在所述的用于除错的金属连线测试结构中，所述预焊接垫位于芯片的输 入输出区和功能模块区。
[0015] 可选的，在所述的用于除错的金属连线测试结构中，所述预电源连接垫和预焊接 垫为多边形。
[0016] 可选的，在所述的用于除错的金属连线测试结构中，所述预电源连接垫和预焊接 垫的边长范围是5 μ m?10 μ m。
[0017] 可选的，在所述的用于除错的金属连线测试结构中，其特征在于，所述层间金属层 的层数范围是2层?10层。
[0018] 可选的，所述弯曲段为U型或直角弓形。
[0019] 可选的，所述弯曲段暴露出所述层间金属层正上方介质层的长度大于5μπι。
[0020] 与现有技术相比，本实用新型的有益效果主要体现在：顶层金属连线暴露出一部 分层间金属连线正上方的介质层，便于FIB避开厚度较厚的顶层金属连线，可以直接在介 质层和层间金属连线处进行电路编辑，降低了 FIB电路编辑的难度，从而有益于进行除错。
[0021] 进一步的，添加预电源连接垫用于连接不同电压，添加预焊接垫替代FIB进行电 路编辑形成的测试垫，能够降低用于除错的失效分析的困难，并且能够减少FIB进行电路 编辑的次数。
【专利附图】
【附图说明】
[0022] 图1为4层金属互连层的结构剖面示意图；
[0023] 图2和图3为米用FIB进行电路编辑的剖面不意图；
[0024] 图4为本实用新型一实施例中预电源连接垫和预焊接垫位于芯片上的俯视图；
[0025] 图5为本实用新型一实施例中预焊接垫位于金属互连层上的剖面图；
[0026] 图6为本实用新型一实施例中顶层金属层暴露出层间金属层正上方介质层的俯 视图；
[0027] 图7为本实用新型一实施例中沿图6的A-A'向的剖面示意图。
【具体实施方式】
[0028] 下面将结合示意图对本实用新型的用于除错的金属连线测试结构进行更详细的 描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述 的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领 域技术人员的广泛知道，而并不作为对本实用新型的限制。
[0029] 为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能 和结构，因为它们会使本实用新型由于不必要的细节而混乱。应当认为在任何实际实施例 的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商 业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和 耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0030] 在下列段落中参照附图以举例方式更具体地描述本实用新型。根据下面说明和权 利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且 均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。
[0031] 在本实施例中，提出了一种用于除错的金属连线测试结构，所述结构包括：金属互 连层、预电源连接垫300和预焊接垫200,如图4所示；所述金属互连层包括多层层间金属 层、介质层、金属插塞和顶层金属层700,其中，所述层间金属层可以为多层，例如第1层金 属层Ml，第2层金属层M2直至第X层金属层Mx，其中，X为正整数，如图7所示；多层层间金 属层以及顶层金属层700之间均由所述介质层隔离开，相邻的层间金属层之间、所述层间 金属层和所述顶层金属层700之间均通过所述金属插塞相连；所述顶层金属层700包括相 连的直线段和弯曲段，所述直线段位于所述层间金属层正上方的介质层上，所述弯曲段绕 开所述层间金属层正上方的介质层，暴露出所述层间金属层正上方的介质层，如图6所示； 在本实施例中，为了方便附图看起来更加简洁，附图均未示意介质层，但本领域技术人员理 应知晓在层间金属层和顶层金属层之间均由所述介质层隔离开。
[0032] 由于暴露出的介质层和位于介质层下方的层间金属层较容易进行刻蚀，使刻蚀能 够避开较厚的顶层金属层700,便于进行FIB电路编辑；所述预电源连接垫300和预焊接垫 200均形成于所述顶层金属层700上，如图5所示。
[0033] 在本实施例中，所述预电源连接垫300和预焊接垫200位于芯片的10区（输入输 出区，图未示出）和功能模块区100,所述功能模块区100的个数可以为多个，每个功能模块 区100均可以设置相应的预电源连接垫300和预焊接垫200 ;所述预电源连接垫300用于 连接不同的电源，例如1. 2V、1. 8V、2. 5V、3. 3V、5V等，根据不同的测试需要以及器件可以选 择不同的电源。所述预电源连接垫300和预焊接垫200能够对芯片的10区和功能模块区 100进行相应的设计缺陷的除错（Debug)处理。
[0034] 在本实施例中，所述预电源连接垫300和预焊接垫200为规则多边形或不规则多 边形均可，例如正方形，且其边长范围可以为5 μ m?10 μ m，例如是8 μ m，只要保证尺寸和 形状符合不同的物理测试探针尺寸和形状即可，本实用新型对此不予限定。
[0035] 为了降低生产成本，在本实施例中，所述预电源连接垫300和预焊接垫200的材质 为错。
[0036] 请参考图6和图7,图7中虚线框为现有技术中的设计，在本实施例中，所述顶层 金属层700避开现有技术中的设计，采用一部分绕行的方式暴露出部分第X层金属层Mx正 上方的介质层，具体的，所述顶层金属层700包括依次连接的第一直线段、弯曲段以及第二 直线段，其中，第一直线段和第二直线段形成于所述第X层金属层Mx正上方的介质层，所述 弯曲段暴露所述第X层金属层正上方的介质层，弯曲段可以为U型，直角弓形等形状均可； 所述顶层金属层700暴露出所述第X层金属层Mx正上方介质层的长度L大于5 μ m，例如 是10 μ m，采用此种结构，能够暴露出部分第X层金属层Mx正上方的介质层，从而方便直接 在暴露出的介质层以及第X层金属层Mx上进行FIB电路编辑，避开厚度极厚的顶层金属层 700,降低了 FIB电路编辑的难度，提高了 FIB电路编辑的成功率。
[0037] 在本实施例中，所述层间金属层的层数范围是2层?10层，例如是9层。根据不 同的测试需要，可以改变层间金属层的数量，本实用新型对此并不限定。
[0038] 综上所述，在本实用新型实施例提供的用于除错的金属连线测试结构中，添加预 电源连接垫用于连接不同电压，添加预焊接垫替代FIB进行电路编辑形成的测试垫能够降 低用于除错的失效分析的困难，并且能够减少FIB进行电路编辑的次数，同时顶层金属连 线暴露出一部分层间金属连线正上方的介质层，便于FIB避开厚度较厚的顶层金属连线， 可以直接在介质层和层间金属连线处进行电路编辑，降低了 FIB电路编辑的难度，从而有 益于用于除错的失效分析。
[0039] 上述仅为本实用新型的优选实施例而已，并不对本实用新型起到任何限制作用。 任何所属【技术领域】的技术人员，在不脱离本实用新型的技术方案的范围内，对本实用新型 揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本实用新型 的技术方案的内容，仍属于本实用新型的保护范围之内。
【权利要求】
1. 一种用于除错的金属连线测试结构，其特征在于，包括：多层层间金属层、介质层、 金属插塞和顶层金属层，多层层间金属层以及顶层金属层之间均由所述介质层隔离开，相 邻的层间金属层之间、所述层间金属层和所述顶层金属层之间均通过所述金属插塞相连； 所述顶层金属层包括相连的直线段和弯曲段，所述直线段位于所述层间金属层正上方的介 质层上，所述弯曲段绕开所述层间金属层正上方的介质层，暴露出所述层间金属层正上方 的介质层。
2. 如权利要求1所述的用于除错的金属连线测试结构，其特征在于，还包括预电源连 接垫和预焊接垫，所述预电源连接垫和预焊接垫均形成于所述顶层金属层上方。
3. 如权利要求2所述的用于除错的金属连线测试结构，其特征在于，所述预电源连接 垫位于芯片的输入输出区和功能模块区。
4. 如权利要求2所述的用于除错的金属连线测试结构，其特征在于，所述预焊接垫位 于芯片的输入输出区和功能模块区。
5. 如权利要求2所述的用于除错的金属连线测试结构，其特征在于，所述预电源连接 垫和预焊接垫为多边形。
6. 如权利要求5所述的用于除错的金属连线测试结构，其特征在于，所述预电源连接 垫和预焊接垫的边长范围是5 μ m?10 μ m。
7. 如权利要求1至6中任意一项所述的用于除错的金属连线测试结构，其特征在于，所 述层间金属层的层数范围是2层?10层。
8. 如权利要求1至6中任意一项所述的用于除错的金属连线测试结构，其特征在于，所 述弯曲段为U型或直角弓形。
9. 如权利要求8所述的用于除错的金属连线测试结构，其特征在于，所述弯曲段暴露 出所述层间金属层正上方介质层的长度大于5 μ m。
【文档编号】H01L23/544GK203895447SQ201420291026
【公开日】2014年10月22日 申请日期:2014年6月3日 优先权日:2014年6月3日
【发明者】郭志蓉 申请人:中芯国际集成电路制造(北京)有限公司