一种芯壳型纳米线三维nand闪存器件的制作方法
【专利摘要】本实用新型公开了一种芯壳型纳米线三维NAND闪存器件，该闪存器件由芯壳型纳米线作为NAND串组成，所述NAND串垂直于衬底。利用芯壳型纳米线作为NAND串制作存储器件，不仅使器件的结构更加简单，也减少了原有器件制作过程中复杂的制造工艺步骤，简化了制备过程，对降低制造成本有积极作用。
【专利说明】一种芯壳型纳米线三维NAND闪存器件
【技术领域】
[0001]本实用新型属于微电子存储器件【技术领域】，更具体地，涉及一种由芯壳型纳米线组成的三维半导体闪存存储器件。
【背景技术】
[0002]虽然20nm(或者更小)多晶硅浮栅非易失性存储阵列有着完善的制造技术，但为了进一步提高集成度、增大存储密度，往往需要继续减小平面存储阵列的特征尺寸(即浮栅晶体管栅极长度)，这对制备工艺(如光刻、沉积技术等)提出了更高的要求，现有的制作工艺难以支持平面存储阵列特征尺寸的继续减小。另一方面，进一步减小的特征尺寸也会使得存储器件中出现临近单元的相互串扰、浮栅存储电子数目过少等问题，影响存储器件的实际应用。三维垂直堆叠存储器件被视为是继续提高存储器件存储密度的有利途径之
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[0003]三维垂直NAND(即与非型)存储串在2001年被首次公开(“Novel Ultra HighDensity Memory with a Stacked-Surrounding Gate Transistor(S-SGT)StructuredCell", IEDM Proc.(2001) 33-36)，但是这种三维NAND存储串的有源区是通过包括重复形成侧墙隔离层和刻蚀衬底等工艺来制备的，对操作的要求严格、耗时且生长难度大，成本高。
实用新型内容
[0004]针对现有技术的缺陷，本实用新型的目的在于提供一种三维半导体闪存器件法，旨在解决现有三维NAND存储串制备工艺复杂、成本高的问题。
[0005]为实现上述目的，本实用新型提供了一种芯壳型纳米线三维NAND闪存器件，其自下而上包括半导体衬底、共源平面、多个NAND串、与所述多个NAND串——对应的多个漏极电极、位线，所述的NAND串均垂直地延伸至共源平面，NAND串之间通过堆叠的字线电极连接，所述的NAND串为芯壳型纳米线结构；所述各漏极电极连接NAND串与位线；所述嫩冊串芯壳型纳米线由中心向外依次为半导体沟道、沟道绝缘层、电荷存储层和栅极绝缘层，所述半导体沟道为纳米线结构；所述沟道绝缘层、电荷存储层和栅极绝缘层均为纳米管结构，依次覆盖在半导体沟道纳米线结构外，形成芯壳形纳米线结构。
[0006]作为本实用新型的进一步优选，所述的NAND串芯壳型纳米线至少包含4层材料。
[0007]作为本实用新型的进一步优选，所述NAND串通过字线电极连接，形成至少一个存储层；同一存储层由同一字线电极连接。
[0008]作为本实用新型的进一步优选，所述字线电极由字线电极层和字线绝缘层交替堆叠构成，所述字线电极层和字线绝缘层均与所述NAND串芯壳型纳米线的轴向垂直、与所述半导体衬底和共源平面平行，所述字线电极层将同一存储层的多个NAND串的栅极绝缘层连接起来，所述字线绝缘层直接与共源平面连接。
[0009]作为本实用新型的进一步优选，所述位线为长方体结构，与所述NAND串芯壳型纳米线的轴向垂直、与所述半导体衬底和共源平面平行，连接不同存储层。
[0010]通过本实用新型所构思的以上技术方案，与现有技术相比，由于采用芯壳型纳米线结构，制备工艺简单，无需重复形成侧墙隔离层和刻蚀衬底，能够取得简化制备工艺、降低成本的有益效果。
【专利附图】
【附图说明】
[0011]图1是三维芯壳型纳米线NAND存储串的结构示意图；
[0012]图2是图1中芯壳型纳米线NAND存储串沿水平方向的截面图；
[0013]图3是制作三维芯壳型纳米线NAND存储串的工艺流程图；
[0014]图4是进行两步阳极氧化法制备多孔氧化铝模板前衬底的三维示意图；
[0015]图5是利用两步阳极氧化法制备的多孔氧化铝模板及其衬底的三维示意图；
[0016]图6是图5中多孔氧化铝模板及其衬底沿竖直方向的截面图，其中孔底阻挡层未去除；
[0017]图7是图5中多孔氧化铝模板及其衬底沿竖直方向的截面图，其中孔底阻挡层已被去除；
[0018]图8是沉积纳米线和漏极电极后的二维不意图；
[0019]图9是去掉多孔氧化铝模板后的三维示意图；
[0020]图10是沉积芯壳型纳米线后的三维示意图；
[0021]图11是沉积字线电极后的二维不意图；
[0022]图12是沉积位线电极后的二维不意图。
【具体实施方式】
[0023]为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
[0024]实施例1
[0025]一种一体三维NAND Flash(即闪存)，自下而上包括半导体衬底100、共源平面101、多个NAND串105、与多个NAND串105——对应的多个漏极电极106、位线201 ;其中多个NAND串105垂直地延伸至共源平面101 ;多个NAND串105通过字线电极连接，由同一字线电极连接起来的多个NAND串105形成一个存储层；所述各漏极电极106连接NAND串105与位线201 ;多个不同的存储层通过位于漏极电极106上部的位线201连接。字线电极是由字线电极层103和字线绝缘层102交替堆叠构成的多层膜结构。源/漏电极分别对应于由位于NAND串105下方的下电极共源平面101和位于漏极电极106上方的位线201，源/漏电极的位置可互换。
[0026]NAND串105是一种多层的芯壳型纳米线结构。如图2所示，NAND串105的中心是半导体沟道1，由中心向外依次是沟道绝缘层2、电荷存储层3和栅极绝缘层4。半导体沟道1可以通过一切合适的方法制备，例如电化学沉积法、化学气相沉积等；半导体沟道1可以用任何合适的半导体材料制成，例如硅、锗、锗化硅，或者其它化合物半导体材料，譬如II1-V、I1-VI半导体，或者导体或者半导体氧化物等材料，这些半导体材料可以是非晶、多晶或者单晶。沟道绝缘层2采用氧化硅或者其他high-K(即高介电)材料。电荷存储层3采用氮化硅或其他电荷在其中不能自由移动的材料。栅极绝缘层4采用氧化硅或者其他high-K材料。沟道绝缘层2、电荷存储层3和栅极绝缘层4可以采用一切合适的方法在半导体沟道1表面沉积，例如PECVD等。
[0027]漏极电极106位于NAND串105上方，由惰性金属沉积而成，例如钽，钛钨合金，金等，并直接与NAND串105中的半导体沟道1接触，避免半导体沟道1的末端被沟道绝缘层2、电荷存储层3和栅极绝缘层4覆盖。漏极电极106可以采用采用一切合适的方法在半导体沟道1上方沉积，例如剥离工艺。
[0028]衬底100可以是任何半导体衬底，例如单晶硅、IV-1V族化合物(例如锗化硅或者硅锗碳化合物)、II1-V族化合物、I1-VI族化合物或其他的半导体材料，或者是外延有上述半导体材料的非半导体衬底(如氧化硅、玻璃、塑料、金属或者陶瓷衬底)。衬底100还可以包括在衬底上预先制备的集成电路层(例如存储器件的驱动电路等)。
[0029]共源平面101可以采用一种或多种合适的导体或半导体材料，例如掺杂的多晶硅(如N型或P型多晶硅)、钨、铜、铝、钽、钛、钴、氮化钛或者它们的合金。例如，在一些实施例中，多晶硅因为容易制备而被采用。
[0030]字线电极由字线绝缘层102和字线电极层103交替沉积而成。字线电极层103的材料可以包括一种或多种任何合适的导体或半导体材料，譬如掺杂多晶硅(如N型或P型多晶硅)、钨、铜、铝、钽、钛、钴、氮化钛或者它们的合金。字线绝缘层102的材料可以包括任何电学绝缘材料，譬如氧化硅、氮化硅、氮氧化硅，或者其它high-k绝缘材料。
[0031]位线201位于漏极电极106的上方，与漏极电极106直接接触，位线材料可以包括一种或多种任何合适的导体或半导体材料，譬如掺杂多晶硅(如N型或P型多晶硅)、钨、铜、铝、钽、钛、钴、氮化钛或者它们的合金。
[0032]如实施例1中的一体三维NAND Flash的制备方法，包括:
[0033](1)在半导体衬底100上沉积一层共源平面101 ；
[0034](2)在共源平面101上沉积一层铝，如图4所示；
[0035](3)用两步阳极氧化法制备多孔氧化铝模板，得到多孔结构，孔的轴向垂直于共源平面101，如图5所示，具体步骤如下:1)把整个衬底浸泡在丙酮中超声清洗15分钟去油；2)在lmol/L的NaOH溶液浸泡5分钟去掉表面氧化层，之后用去离子水冲洗干净；3)以整个衬底为阳极、石墨为阴极，在高氯酸与无水乙醇以体积比为1:4混合的混合溶液里进行电化学抛光3分钟，电压为20V，然后用去离子水冲洗干净；4)以整个衬底为阳极、石墨为阴极，在浓度为0.3mol/L的草酸溶液里进行第一次阳极氧化10小时，电压为40V，得到第一次氧化层；5)在质量百分比为6%的磷酸和质量百分比为1.5%的铬酸的混合溶液中浸泡(12小时，20°C)，以去除第一次氧化层；6)以整个衬底为阳极、石墨为阴极，在0.3mol/L的草酸溶液里进行第二次阳极氧化4小时，电压为40V，然后用去离子水冲洗干净；
[0036](4)用一切合适的方法(例如阶降电流法等，所谓阶降电流法是指在第二次阳极氧化完成以后，将电流减半；电压随之下降，并发生波动，待电压变化波动量小于0.1V时，再次将电流减半，重复上述操作，直到电压和电流都接近0为止)除掉多孔结构中孔底的阻挡层104(如图6所示)，得到直接与共源平面101连通的通孔结构，如图6所示；
[0037](5)沉积纳米线和漏极电极:进行电化学沉积，将沟道材料(例如硅)沉积到上述通孔(即，纳米孔)中，通过控制例如沉积时间来控制沉积厚度，使沉积得到的纳米线长度刚好到达多孔结构的表面，然后在纳米线上通过光刻溅射剥离沉积一层漏极电极106(即，在电子显微镜下对氧化铝模板表面进行拍照，并对表面上孔的位置进行定位，制作相应的掩膜板；在氧化铝模板表面涂上光刻胶后采用上述掩膜板利用电子束光刻机曝光，再用显影液显影得到相应掩膜；然后溅射相应的漏极电极材料，并用丙酮剥离多余掩膜，最终得到漏极电极)；
[0038](6)用氢氧化钠溶液除掉多孔氧化铝模板，得到一个个垂直于共源平面101的纳米线(即半导体沟道1);
[0039](7)沉积壳型纳米线:在纳米线表面利用热氧化等一切合适的方法形成沟道绝缘层2(如二氧化硅)；接下来在沟道绝缘层2上沉积一层电荷存储层3 (如氮化硅)，然后再在电荷存储层3上沉积一层栅极绝缘层4(如二氧化硅)，形成的芯壳型纳米线即NAND串105 ；
[0040](8)在芯壳形纳米线周围交替沉积字线电极层103和字线绝缘层102，可以用任何合适的沉积方法,例如溅射、CVD、MBE等，如图9所示；
[0041](9)在漏极电极106上方沉积一层位线201，可以用任何合适的沉积方法，例如溅射、CVD、MBE等，如图10所示。
[0042]本领域的技术人员容易理解，以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
【权利要求】
1.一种芯壳型纳米线三维NAND闪存器件，其特征在于，自下而上包括半导体衬底(100)、共源平面(101)、多个NAND串(105)、与所述多个NAND串(105)——对应的多个漏极电极(106)、位线(201);所述的各NAND串(105)均垂直地延伸至共源平面(101)，NAND串(105)之间通过堆叠的字线电极连接，所述的各NAND串(105)均为芯壳型纳米线结构；所述各漏极电极(106)连接所述NAND串(105)与所述位线(201)；各NAND串(105)芯壳型纳米线由中心向外均依次为半导体沟道(I)、沟道绝缘层(2)、电荷存储层(3)和栅极绝缘层(4)，所述半导体沟道(I)为纳米线结构；所述沟道绝缘层(2)、电荷存储层(3)和栅极绝缘层(4)均为纳米管结构，依次覆盖在半导体沟道(I)纳米线结构外，形成芯壳形纳米线结构。
2.如权利要求1所述的闪存器件，其特征在于，所述的各NAND串(105)芯壳型纳米线均至少包含4层材料。
3.如权利要求1所述的闪存器件，其特征在于，所述的各NAND串(105)芯壳型纳米线的4层结构分别由以下材料构成:半导体沟道(I)采用Si材料，沟道绝缘层(2)采用S12材料，电荷存储层(3)采用Si3N4材料，栅极绝缘层(4)采用S12材料。
4.如权利要求1所述的闪存器件，其特征在于，所述NAND串(105)通过字线电极连接，形成至少一个存储层；同一存储层由同一字线电极连接。
5.如权利要求1所述的闪存器件，其特征在于，所述字线电极由字线电极层(103)和字线绝缘层(102)交替堆叠构成，所述字线电极层(103)和字线绝缘层(102)均与各所述NAND串(105)芯壳型纳米线的轴向垂直、与所述半导体衬底(100)和共源平面(101)平行，所述字线电极层(103)将同一存储平面的多个NAND串(105)的栅极绝缘层(4)连接起来，所述共源平面(101)直接与字线绝缘层(102)连接。
6.如权利要求1所述的闪存器件，其特征在于，所述位线(201)为长方体结构，与所述NAND串(105)芯壳型纳米线的轴向垂直、与所述半导体衬底(100)和共源平面(101)平行，连接不同存储层。
【文档编号】H01L27/115GK204130532SQ201420531515
【公开日】2015年1月28日 申请日期:2014年9月16日 优先权日:2014年9月16日
【发明者】缪向水, 邢钧, 童浩 申请人:华中科技大学