半导体装置的制作方法

本发明涉及一种在半导体基板形成有前级放大器和后级放大器的半导体装置。

背景技术：

现有的mmic(monolithicmicrowaveintegratedcircuit)形成于方形的半导体基板(例如，参照非专利文献1)。

非专利文献1：kohkanayaetal.,“aku-band20wgan-mmicamplifierwithbuilt-inlinearizer”,2014ieee

通常的mmic由多级放大器构成，与前级相比后级的fet数量更多。因此，在前级周边存在空余空间，难以通过芯片面积缩小而实现芯片成本削减。

技术实现要素：

本发明就是为了解决上述课题而提出的，其目的在于得到一种能够将芯片面积缩小而削减芯片成本的半导体装置。

本发明涉及的半导体装置的特征在于，具有：半导体基板，其外形为五边形；前级放大器，其形成于所述半导体基板的所述五边形的1个顶点侧；以及后级放大器，其形成于所述半导体基板的与所述顶点相对的边侧，对所述前级放大器的输出进行放大。

发明的效果

在本发明中，使用外形为五边形的半导体基板，在其1个顶点侧形成前级放大器，在与该顶点相对的边侧形成后级的放大器。由此，与现有的方形的半导体基板相比，能够省略前级侧的空余空间，因此能够将芯片面积缩小而削减芯片成本。

附图说明

图1是表示本发明的实施方式1涉及的半导体装置的俯视图。

图2是表示将五边形的半导体基板配置于晶片的状态的俯视图。

图3是表示将现有的方形的半导体基板配置于晶片的状态的俯视图。

图4是表示本发明的实施方式2涉及的半导体装置的俯视图。

图5是表示将等腰三角形的半导体基板配置于晶片的状态的俯视图。

图6是表示本发明的实施方式3涉及的半导体装置的俯视图。

图7是表示将等腰梯形的半导体基板配置于晶片的状态的俯视图。

标号的说明

1半导体基板，2a、9顶点，3a边，4放大器(前级放大器)，5、6放大器(后级放大器)，7a～7nfet(晶体管)，8a第1等边，8b第2等边，8c底边，10a上底，10b下底

具体实施方式

参照附图，对本发明的实施方式涉及的半导体装置进行说明。对相同或对应的结构要素标注相同的标号，有时省略重复说明。

实施方式1.

图1是表示本发明的实施方式1涉及的半导体装置的俯视图。半导体基板1的外形为具有5个顶点2a～2e和5个边3a～3e的五边形。边3a与顶点2a相对，在经过边3a的中点的垂线上配置有顶点2a。边3b、3e彼此平行，为相同长度。边3c、3d为相同长度。

在该半导体基板1形成有3级结构的mmic。第2级的放大器5对第1级的放大器4的输出进行放大，最后一级的放大器6对第2级的放大器5的输出进行放大。第1级的放大器4具有2个fet7a、7b。第2级的放大器5具有4个fet7c～7f。最后一级的放大器6具有8个fet7g～7n。这样，最后一级的放大器6所包含的晶体管的数量多于第1级的放大器4所包含的晶体管的数量。

放大器4～6的fet以淘汰赛制图状(tournamentfashion)连接，因此随着成为第1级、第2级、最后一级，电路变得密集。另外，在最后一级的输出侧，还配置有对最后一级的放大器6的多个fet的输出进行合成的合成电路、多个焊盘等。因而，在将3级结构的mmic形成于现有的方形的半导体基板的情况下，由于是与最后一级的宽度相匹配地对半导体基板的大小进行选择，因此在第2级的周边残留有空余空间，在第1级的周边残留有更大的空余空间。

对此，在本实施方式中，使用外形为五边形的半导体基板1，在其1个顶点2a侧形成第1级的放大器4，在与该顶点2a相对的边3a侧形成最后一级的放大器6。由此，与现有的方形的半导体基板相比，能够省略前级侧的空余空间，因此能够将芯片面积缩小而削减芯片成本。

图2是表示将五边形的半导体基板配置于晶片的状态的俯视图。通过如图所示地将半导体基板1交替地配置，能够在晶片之上无空白部分地进行铺设。为了实现上述结构，需要使半导体基板1的五边形是将包含顶点2a的等腰三角形和包含边3a的长方形结合而得到的形状。

图3是表示将现有的方形的半导体基板配置于晶片的状态的俯视图。与该现有的方形的情况相比，在本实施方式中每片晶片的芯片数量增加，能够削减每个mmic的成本。

实施方式2.

图4是表示本发明的实施方式2涉及的半导体装置的俯视图。在本实施方式中，半导体基板1的外形为具有底边8c和长度相等的第1及第2等边8a、8b的等腰三角形。前级放大器4形成于半导体基板1的第1及第2等边8a、8b所共有的顶点9侧，后级放大器5形成于半导体基板1的底边8c侧。由此，与现有的方形的半导体基板相比，能够省略前级侧的空余空间，因此能够将芯片面积缩小而削减芯片成本。

图5是表示将等腰三角形的半导体基板配置于晶片的状态的俯视图。通过如图所示地将半导体基板1交替地配置，能够在晶片之上无空白部分地进行铺设。与现有的方形的情况相比，每片晶片的芯片数量增加，能够削减每个mmic的成本。

实施方式3.

图6是表示本发明的实施方式3涉及的半导体装置的俯视图。在本实施方式中，半导体基板1的外形为具有上底10a和与上底10a平行且比上底10a长的下底10b的等腰梯形。前级放大器4形成于半导体基板1的上底10a侧，后级放大器5形成于半导体基板1的下底10b侧。由此，与现有的方形的半导体基板相比，能够省略前级侧的空余空间，因此能够将芯片面积缩小而削减芯片成本。

图7是表示将等腰梯形的半导体基板配置于晶片的状态的俯视图。通过如图所示地将半导体基板1交替地配置，能够在晶片之上无空白部分地进行铺设。与现有的方形的情况相比，每片晶片的芯片数量增加，能够削减每个mmic的成本。

技术特征：

技术总结
得到一种能够将芯片面积缩小而削减芯片成本的半导体装置。半导体基板(1)的外形为五边形。前级放大器(4)形成于半导体基板(1)的五边形的1个顶点(2a)侧。对前级放大器(4)的输出进行放大的后级放大器(5、6)形成于半导体基板(1)的与顶点(2a)相对的边(3a)侧。

技术研发人员：加茂宣卓;山本佳嗣
受保护的技术使用者：三菱电机株式会社
技术研发日：2017.04.07
技术公布日：2017.10.20