一种高载流子迁移率MOSFET的制造方法与流程

本发明涉及一种半导体器件领域的制备方法，具体而言，涉及到一种可提高mosfet沟道载流子迁移率的制造方法。

背景技术：

在当前的集成电路领域，随着业界对mosfet性能要求的不断提高，传统mosfet沟道载流子的迁移率较小的问题日益引起关注。在提高mosfet沟道载流子的迁移率的工艺中，采用在沟道两端制备应力层材料的方法将应力引入沟道以提高迁移率目前成为一种可行的技术选择。但较传统mosfet制备工艺而言，采用上述技术选择通常会显著增加工艺步骤，使工艺流程变复杂。

技术实现要素：

本发明的目的是提供一种mosfet的制备方法，其利用在沉积层间介质层的同时将层间介质层引入沟道两端的方法，在保证将应力引入沟道以提高载流子迁移率的同时，较传统制备mosfet的工艺流程只增加了一次光刻、刻蚀工艺，因此在工艺上具有较好的应用价值。

本发明可以通过以下技术方案来实现：

提供半导体衬底；在衬底中形成的隔离区和包括沟道区的有源区，以及在沟道区上方形成的栅极叠层；形成源/漏区；进行层间介质层的沉积，所述层间介质层分别为氮化硅层和二氧化硅层；在层间介质层上进行制备引线孔、沉积导电材料、化学机械平坦化等步骤；其中在进行氮化硅层的沉积工艺前，加入一光刻工艺和刻蚀工艺，所述光刻工艺形成的刻蚀窗口为两个，所述刻蚀窗口分别将源、漏区靠近栅极叠层一侧的区域部分的暴露；然后对所述暴露区域进行刻蚀使源/漏区在靠近栅极叠层一侧的部分区域形成凹陷区，所述凹陷区域的深度不超过源/漏区的深度，且若所述半导体为n型，则所述氮化硅沉积工艺采用制备张应力氮化硅的沉积工艺，若所述半导体为p型，所述氮化硅沉积工艺采用制备压应力氮化硅的沉积工艺。

进一步地，本发明可利用以下技术方案实现：

所述凹陷区域的深度优选为源/漏区深度的20％-60％。

所述凹陷区域的边长为源/漏区边长的50％-70％。

所述刻蚀工艺优选采用湿法刻蚀工艺。

本方案的优点在于：其利用在沉积层间介质层氮化硅工艺的同时直接将氮化硅引入至沟道两端，在保证将应力引入沟道以提高载流子迁移率的同时，较传统制备mosfet的工艺流程只增加了一次光刻、刻蚀工艺，因此工艺改进方便，与传统制备mosfet的工艺流程具有极高的兼容性，较好的应用价值。

附图说明

图1至5示意性地示出了根据本发明的技术方案制造mosfet的各阶段的截面图。

图6为图2的俯视图

具体实施方式

以下将参照附图1-5更详细地描述本发明。在各附图中，为了清楚起见，附图中的各个部分没有按实际mosfet各部分的比例绘制；且在以下说明中，省略了对本领域内技术人员公知结构和技术的描述。

参见图1，提供衬底10，衬底10可以为常规硅衬底也可以为绝缘体上硅(soi)衬底。衬底的厚度为可以保证其机械强度足以支撑芯片即可。本实施例中采用p型硅作为衬底10。

在衬底中形成隔离区和包括沟道区的有源区，以及在沟道区上方形成栅极叠层12；在栅极叠层12两侧形成有隔离侧墙18，然后自对准工艺进行源漏区离子注入形成重掺杂源/漏区11。因上述工艺流程为本领域内技术人员熟知工艺，在此不再赘述，且为便于示意本发明的结构，图1中未示出隔离区，其并不影响对本技术方案的说明和理解。

在图1的基础上进行光刻工艺，所述光刻工艺在光刻胶13上形成的刻蚀窗口14为两个，所述刻蚀窗口14分别将源/漏区11靠近栅极叠层12一侧的区域部分的暴露出来，此时截面结构如图2所示。如6为图2的俯视图，其中源/漏区11位于光刻胶13之下，特画成虚线，便于理解。刻蚀窗口14的窗口位置应完全位于源/漏区11内且窗口大小不宜过大，否则可能影响沟道区19内的电流导通，反而会降低nmos器件的响应速度。本实施例中刻蚀窗口14的边长为源/漏区11边长的一半。

在图2的基础上，进行刻蚀工艺，在源/漏区11内形成凹陷区域15，本实施例中刻蚀时间控制为使所述凹陷区域15的深度为源/漏区11深度的三分之一。凹陷区域15的深度不易太深，若凹陷区域15的深度接近源/漏区11的深度，影响沟道区19内的电流导通，反而会降低nmos器件的响应速度。关于凹陷区域15与源/漏区11最佳的深度比例有待后续进一步优化确定。本实例所述刻蚀工艺为湿法刻蚀，因此会使被刻蚀区域发生侧向腐蚀的现象，使后续氮化硅应力层更贴近沟道区19的两端，进一步提高沟道区19内载流子迁移率，但也可采用干法刻蚀。另需说明，实际操作中凹陷15的形状与腐蚀液及衬底具体情况有关，本说明书附图中关于凹陷15的形状仅示意性画出侧向腐蚀效果以方便对本步骤进行说明，其并不影响对于本发明技术方案的介绍和理解。进行刻蚀工艺后的截面结构如图3所示。

在图3的基础上，进行层间介质层氮化硅16的沉积工艺，沉积的层间介质层氮化硅16填充了凹陷区域15，将氮化硅应力层引入的沟道区19的两侧。本案例中因衬底10采用p型硅衬底制备nmos器件，故层间介质层氮化硅16的沉积应采用张应力的制备工艺且优选制备沿着沟道区19方向上的单轴张应力的沉积工艺。关于张应力氮化硅沉积工艺为现有技术，在此不再赘述。本实施例中采用pecvd的沉积工艺，可获得较高应力的层间介质层氮化硅16。此时截面结构如图4所示。但若制备pmos器件，则应进行压应力氮化硅介质层的沉积。

在图4的基础上，进行层间介质层二氧化硅17的沉积工艺。此时截面结构如图5所示。此时，

在图5的基础上进行其他常规的后续工艺，如制备引线孔、沉积导电材料、化学机械平坦化等后续步骤，在此不再赘述。

如图1至图5的流程所示，进行层间介质层氮化硅16和层间介质层二氧化硅17的沉积本就是mosfet流程中已有工艺步骤，因此，本技术方案进行常规mosfet工艺流程中仅加入光刻及刻蚀步骤，即将应力层引入至沟道区19的两侧提高沟道区19内载流子的迁移率，因此工艺应用非常方便。

上面具体描述了本发明技术方案的应用实例，它仅作为例子给出，不视为本发明的应用限制。凡操作条件的等同替换，均落在本发明的保护范围之内。

技术特征：

技术总结
本发明提供一种高载流子迁移率MOSFET的制造方法，其在进行层间介质层的沉积工艺前，加入一光刻工艺和刻蚀工艺，所述光刻工艺形成的刻蚀窗口为两个，所述刻蚀窗口分别将源/漏区靠近栅极叠层一侧的区域部分的暴露；然后对所述暴露区域进行刻蚀使源/漏区在靠近栅极叠层一侧的部分区域形成凹陷区，所述凹陷区域的深度不超过源/漏区的深度，且若所述半导体为N型，则所述氮化硅沉积工艺采用制备张应力氮化硅的沉积工艺，若所述半导体为P型，所述氮化硅沉积工艺采用制备压应力氮化硅的沉积工艺。本技术方案进行常规MOSFET工艺流程中仅加入光刻及刻蚀步骤，即将应力层引入至沟道区的两侧提高沟道区内载流子的迁移率，应用方便。

技术研发人员：许亮;徐庆君;闫昕
受保护的技术使用者：枣庄学院
技术研发日：2017.04.11
技术公布日：2017.07.25