一种适合于高低压封装集成的大功率结构的制作方法

本发明涉及功率器件领域，尤其涉及绝缘体上硅横向双扩散金化物属氧半导体场效应管结构。

背景技术：

soi(silicomoninsulator)高压集成电路(highvoltageintergratedcircuit，hvic)因其隔离性能好、速度快、低功耗、抗辐照和便于高低压工艺集成等优点，已成为功率集成电路的重要发展方向。作为soihvic的核心器件之一，横向双扩散金属氧化物半导体场效应管(ldmos,lateraldouble-diffusedmosfet)得到国际上众多学者的研究。

击穿电压是衡量soi高压器件性能的重要参数，soi器件的耐压由横向耐压和纵向耐压共同决定，取二者之中的较小值，因而对其耐压的优化设计也可以从横向和纵向两方面入手。

技术实现要素：

本发明提供绝缘体上硅横向双扩散金化物属氧半导体场效应管(soildmos)结构，从横向和纵向两个方面提高器件的耐压。

本发明提供了soildmos结构，该结构包括半导体衬底层，介质埋层，顶层硅以及场氧层。其中介质埋层采用低k介质材料，顶层硅中漂移区采用梯级掺杂，漂移区上表面淀积场氧层，器件栅、漏级采用场板技术。

可选的，埋氧层采用低k介质材料。

可选的，漂移区采用分区梯级掺杂。

可选的，漂移区上方再淀积一层场氧层，使得顶层硅两侧的氧化物厚度接近一致。

可选的，和器件的栅级、漏极相接触的金属子区域分别为栅级场板和漏极场板。

附图说明

图1是本发明实施例中n型ldmos器件结构示意图。

具体实施方式

图1是本发明实施例中ldmos器件结构示意图。该结构中，埋氧层12采用低k介质材料，soi器件的纵向耐压为：

vbv＝0.5ests+e1t1(1)，其中es，e1为顶层硅和埋层的电场；ts，t1为顶层硅和埋层的厚度。在顶层硅与介质埋层的界面，高斯定理为ε1e1＝εses+qσin(2)，式中εs，ε1界面处顶层硅和埋层介电常数，σin为界面电荷。由式(1)，(2)可见，采用低介电常数的介质埋层，可以增大器件的纵向耐压。

所述soildmos器件结构中，5、6、8是漂移区的三个分区，漂移区采用分区梯级掺杂，其掺杂浓度从近源端到近漏端逐渐增加，即d5<d6<d8,这样使得漂移区近似线性变掺杂，以使表面电场分布更加均匀，使得器件的横向耐压提高。

所述soildmos器件结构中，顶层硅上淀积的场氧层7厚度近似等于埋层12的厚度，顶层硅上、下侧形成对称结构。提高器件的纵向耐压。

所述soildmos器件结构中，和器件的栅级、漏极相接触的金属子区域4、9分别为栅级场板和漏极场板。场板技术的采用降低了pn结的电场峰值，使得表面器件的电场更加均匀，提高了器件的纵向耐压。

上述实施例仅列示性说明本发明的原理及功效，而非用于限制本发明。本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

技术特征：

技术总结
本发明提出了一种新的SOI LDMOS器件结构，涉及一种适合于高低压封装集成的大功率结构。该结构包括半导体衬底层，介质埋层，顶层硅以及场氧层。其中介质埋层采用低K介质材料，顶层硅中漂移区采用分区梯级掺杂，漂移区上表面淀积场氧层，器件栅、漏级采用场板技术。

技术研发人员：陆宇;沈立;周润宝;沈金龙;程玉华
受保护的技术使用者：上海卓弘微系统科技有限公司;上海北京大学微电子研究院;上海芯哲微电子科技股份有限公司
技术研发日：2017.12.28
技术公布日：2019.07.05