三维存储装置中的阶梯区域之间的直通存储级通孔结构及其制备方法与流程

本申请要求于2016年6月7日提交的美国非临时申请序列no.15/175,450的优先权，其全部内容以引用方式并入本文中。

本公开整体涉及半导体装置领域，并且具体地涉及三维非易失性存储装置(诸如竖直nand串和其他三维装置)及其制备方法。

背景技术

最近，已经提出使用有时称为位成本可缩放(bics)架构的三维(3d)堆叠存储堆叠结构的超高密度存储装置。例如，三维nand堆叠存储装置可以由交替的绝缘材料和间隔材料层堆叠的阵列形成，所述绝缘材料和间隔材料层形成为导电层或者用导电层替换。存储器开口穿过交替堆叠形成，并且填充有存储堆叠结构，存储堆叠结构中的每一者包括竖直存储元件堆叠和竖直半导体通道。包括交替堆叠和存储堆叠结构的存储级组件在基板上方形成。导电层可以用作3dnand堆叠存储装置的字线，并且覆盖存储堆叠结构阵列的位线可以连接到竖直半导体通道的漏极侧端。

随着三维存储装置缩小到更小的装置尺寸，外围装置的装置面积可占据总芯片面积的很大一部分。因此，期望一种提供各种外围装置诸如字线驱动电路而不显著增加总芯片尺寸的方法。此外，存储堆叠结构阵列中的有效功率分配网络可以提高三维存储装置的性能。还期望一种增强功率分配而不过度增加半导体芯片的占用面积的方法。

技术实现要素：

根据本公开的一个方面，提供了一种半导体结构，这种半导体结构包括：存储级组件，其位于半导体基板上方并且包括导电层和绝缘层的第一部分的至少一个第一交替堆叠，并且还包括竖直延伸穿过存储级组件的存储堆叠结构；以及多个横向伸长的接触通孔结构，其位于相应的沟槽内、竖直延伸穿过存储级组件，并且沿着第一水平方向横向延伸。多个横向伸长的接触通孔结构的第一子集将至少一个交替堆叠横向划分成多个横向间隔开的块。多个块包括三个相邻块的集，其依次包括第一块、第二块和第三块，该第一块、第二块和第三块沿着垂直于第一水平方向的第二水平方向布置。半导体结构还包括：至少一个第二交替堆叠，其邻接第二块并且包括电介质隔层和绝缘层的第二部分的交替层，并且电介质隔层中的每一者位于与相应导电层相同的等级处，并且每个电介质隔层在第一水平方向上具有比任何下面的电介质隔层更小的横向延伸；以及至少一个直通存储级通孔结构，其包括导电材料并且从包括存储级组件的最顶面的第一水平面和包括存储级组件的最底面的第二水平面竖直延伸穿过至少一个第二交替堆叠。

根据本公开的另一方面，提供了一种形成半导体结构的方法。绝缘层和电介质隔层的至少一个交替堆叠在基板上方形成。存储堆叠结构穿过至少一个交替堆叠形成。存储堆叠结构中的每一者包括存储膜和竖直半导体通道。沿着第一水平方向延伸的沟槽穿过至少一个交替堆叠形成。至少一个交替堆叠的直通存储级通孔区域与沟槽中的每一者横向间隔开的距离超过阈值横向距离。存储级通孔区域外部的电介质隔层的部分被导电层替换，同时至少一个交替堆叠的直通存储级通孔区域保持完整以提供至少一个交替堆叠的保留部分。导电层构成用于存储堆叠结构的字线。至少一个直通存储级通孔结构穿过至少一个交替堆叠的保留部分形成。至少一个直通存储级通孔结构中的每一者从第一水平面延伸，第一水平面包括至少一个交替堆叠的保留部分的最顶面和至少一个交替堆叠的最底面。

附图说明

图1a是根据本公开第一实施方案的示例性结构的垂直剖视图，这是在半导体基板上形成半导体装置、至少一个下级电介质层和下级金属互连结构之后的结构。

图1b是图1a的示例性结构的示意性平面图。

图2a是根据本公开的实施方案的示例性结构的垂直剖视图，这是在形成平面半导体材料层、第一绝缘层和第一电介质隔层的第一层级交替堆叠、第一层级存储器开口和第一层级支撑开口以及第一层级牺牲开口填充部分之后的结构。

图2b是沿着图2a中的水平面b-b’截取的示例性结构的水平剖视图。之字形垂直平面a-a’对应于图2a的垂直剖视图的平面。

图3a是根据本公开的实施方案的示例性结构的垂直剖视图，这是在形成第二绝缘层和第二电介质隔层的第二层级交替堆叠、第二层级存储器开口和第二层级支撑开口并且移除第一层级牺牲开口填充部分之后的结构。

图3b是沿着图3a中的水平面b-b’截取的示例性结构的水平剖视图。之字形垂直平面a-a’对应于图3a的垂直剖视图的平面。

图4a是根据本公开的实施方案的在形成存储堆叠结构和支撑柱结构之后的示例性结构的垂直剖视图。

图4b是沿着图4a中的水平面b-b’截取的示例性结构的水平剖视图。之字形垂直平面a-a’对应于图4a的垂直剖视图的平面。

图5a是根据本公开的实施方案的在形成漏极选择级浅沟槽隔离结构和接触级电介质层之后的示例性结构的垂直剖视图。

图5b是沿着图5a中的水平面b-b’截取的示例性结构的水平剖视图。之字形垂直平面a-a’对应于图5a的垂直剖视图的平面。

图5c是沿着图5a中的水平面c-c’截取的示例性结构的水平剖视图。

图5d是沿着图5a中的水平面d-d’截取的示例性结构的水平剖视图。

图6a是根据本公开的实施方案的在形成背侧接触沟槽之后的示例性结构的垂直剖视图。

图6b是沿着图6a中的水平面b-b’截取的示例性结构的水平剖视图。之字形垂直平面a-a’对应于图6a的垂直剖视图的平面。

图6c是沿着图6a中的水平面c-c’截取的示例性结构的水平剖视图。

图6d是沿着图6a中的水平面d-d’截取的示例性结构的水平剖视图。

图7a是根据本公开的实施方案的通过移除电介质隔层形成背侧凹部之后的示例性结构的垂直剖视图。

图7b是沿着图7a中的水平面b-b’截取的示例性结构的水平剖视图。之字形垂直平面a-a’对应于图7a的垂直剖视图的平面。

图7c是沿着图7a中的水平面c-c’截取的示例性结构的水平剖视图。

图7d是沿着图7a中的水平面d-d’截取的示例性结构的水平剖视图。

图8a是根据本公开的实施方案的在背侧凹部中形成导电层之后的示例性结构的垂直剖视图。

图8b是沿着图8a中的水平面b-b’截取的示例性结构的水平剖视图。之字形垂直平面a-a’对应于图8a的垂直剖视图的平面。

图8c是沿着图8a中的水平面c-c’截取的示例性结构的水平剖视图。

图8d是沿着图8a中的水平面d-d’截取的示例性结构的水平剖视图。

图9a是根据本公开的实施方案的在形成绝缘隔离物和背侧接触结构之后的示例性结构的垂直剖视图。

图9b是沿着图9a中的水平面b-b’截取的示例性结构的水平剖视图。之字形垂直平面a-a’对应于图9a的垂直剖视图的平面。

图9c是沿着图9a中的水平面c-c’截取的示例性结构的水平剖视图。

图9d是沿着图9a中的水平面d-d’截取的示例性结构的水平剖视图。

图10a是根据本公开的实施方案的在形成直通存储级通孔结构和各种接触通孔结构之后的示例性结构的垂直剖视图。

图10b是沿着图10a中的水平面b-b’截取的示例性结构的水平剖视图。之字形垂直平面a-a’对应于图10a的垂直剖视图的平面。

图10c是沿着图10a中的水平面c-c’截取的示例性结构的水平剖视图。

图10d是沿着图10a中的水平面d-d’截取的示例性结构的水平剖视图。

图10e是根据本公开的实施方案的沿着图10b至图10d中的垂直平面e-e’截取的图10b至图10d的示例性结构的垂直剖视图。

图11是根据本公开的实施方案的在形成上级线结构之后的示例性结构的垂直剖视图。

具体实施方式

如上所述，本公开涉及三维非易失性存储装置诸如竖直nand串和其他三维装置及其制备方法，其各个方面在下面描述。本公开的实施方案可用于形成各种半导体装置诸如包括多个nand存储器串的三维单片存储器阵列装置。附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。

诸如“第一”、“第二”和“第三”的序数仅用于标识相似的元件，并且在本公开的说明书和权利要求书中可以采用不同的序数。如本文所用，位于第二元件“上”的第一元件可以位于第二元件表面的外侧或第二元件的内侧。如本文所用，如果第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接位于”第二元件上。如本文所用，“过程中”结构或“瞬态”结构是指随后被修改的结构。

如本文所用，如果两个或更多个可测量的量中的每一个偏离两个或更多个可测量的量的平均值为不超过两个或更多个可测量的量的平均值的2.5％，则所述任何两个或更多个可测量的量为“基本上相同”。例如，如果第一横向距离和第二横向距离偏离第一横向距离和第二横向距离的平均值为不超过第一横向距离和第二横向距离的平均值的2.5％，则第一横向距离与第二横向距离为基本上相同。

如本文所用，“层”是指包括具有厚度的区域的材料部分。层可以在整个下方结构或上方结构上延伸，或者可以具有小于下方结构或上方结构范围的范围。此外，层可以是均匀或不均匀的连续结构的区域，其具有小于连续结构厚度的厚度。例如，层可以位于连续结构的顶面和底面之间或之处的任何一对水平平面之间。层可以水平、竖直延伸和/或沿着锥形表面延伸。基板可以是层，可以在其中包括一个或多个层，并且/或者可以在其上、其上方和/或其下方具有一个或多个层。

如本文所用，“存储级”或“存储器阵列级”是指对应于第一水平面(即平行于基板顶面的平面)和第二水平面之间的通用区域的等级，其中第一水平面包括存储元件阵列的最顶面，第二水平面包括存储元件阵列的最底面。如本文所用，“直通存储级”元件是指竖直延伸穿过存储级的元件。

如本文所用，“半导体材料”是指导电率为从1.0×10-6s/cm至1.0×105s/cm范围内的材料，并且在用电掺杂剂适当掺杂时，能够产生导电率为从1.0s/cm至1.0×105s/cm范围内的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指导电率为大于1.0×105s/cm的材料。如本文所用，“绝缘材料”或“电介质材料”是指导电率为小于1.0×10-6s/cm的材料。所有导电率测量均在标准条件下完成。

单片三维存储器阵列是在单个基板诸如半导体晶片上方形成多个存储级，而没有居间基板。术语“单片”意味着阵列的每个级的层直接沉积在阵列的每个下面的级的层上。相反，二维阵列可以单独形成，然后封装在一起以形成非单片存储装置。例如，如标题为“threedimensionalstructurememory(三维结构存储器)”的美国专利no.5,915,167中所述，非单片堆叠存储器是通过在单独的基板上形成存储级并竖直堆叠存储级构建的。在粘结之前可以将基板减薄或从存储级移除，但是由于存储级最初在单独的基板上方形成，所以这种存储器不是真正的单片三维存储器阵列。基板可以包括在其上制造的集成电路，诸如用于存储装置的驱动电路。

本公开的各种三维存储装置包括单片三维nand串存储装置，并且可以采用本文所述的各种实施方案来制造。单片三维nand串位于基板上方的nand串的单片三维阵列中。nand串的三维阵列的第一装置级中的至少一个存储单元位于nand串的三维阵列的第二装置级中的另一存储单元上方。

参考图1a和图1b，示出了根据本公开的实施方案的示例性结构。示例性结构包括半导体基板9以及在其上形成的半导体装置710。可以在半导体基板9的上部中形成浅沟槽隔离结构720，以在半导体装置710之间提供电隔离。半导体装置710可以包括例如场效应晶体管，场效应晶体管包括相应的源极区域741、漏极区域744、通道区域746和栅结构750。场效应晶体管可以以cmos配置加以布置。每个栅结构750可以包括例如栅电介质752、栅极754、栅覆盖电介质758和电介质栅隔离物756。半导体装置可以包括任何半导体电路，以支持随后将要形成的存储结构的操作，所述半导体电路通常被称为驱动电路，其也被称为外围电路。如本文所用，外围电路是指字线解码电路、字线切换电路、位线解码电路、位线感测和/或切换电路、电源供电/配电电路、数据缓冲器和/或锁存器中的任何者、每一者或全部，或者可以是可在存储装置的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体装置可以包括用于电偏置随后将要形成的三维存储结构的字线的字线切换装置。

在半导体装置上方形成至少一个电介质层，该电介质层在本文中称为至少一个下级电介质层760。该至少一个下级电介质层760可以包括例如：可选的电介质衬垫762，诸如阻止移动离子扩散并且/或者对下面的结构施加适当应力的氮化硅衬垫；用来提供与电介质衬垫762的最顶面或栅结构750的最顶面共面的平坦表面的平面化电介质层764；可选的平面衬垫766；以及共同用作下级金属互连结构780的矩阵的至少一个下级互连电介质层768，所述下级金属互连结构提供半导体装置和承坐垫的各个节点之间的电线布线，用于随后将要形成的直通存储级通孔结构。下级金属互连结构780可包括各种装置接触通孔结构782(例如，与装置的相应源极和漏极节点或栅极触点接触的源极和漏极)、下级金属线784、下级通孔结构786和下级最顶部金属结构788，其被配置成用作随后将要形成的直通存储级通孔结构的承坐垫。半导体装置以及至少一个下级电介质层760和下级金属互连结构780的组合的区域在本文中称为下面的外围装置区域700，其位于将在随后将要形成的存储级组件的下面，并且包括用于存储级组件的外围装置。下级金属互连结构780嵌入在至少一个下级电介质层760中。在一个实施方案中，下级最顶部金属结构788的最顶面可以位于包括至少一个下级电介质层760的最顶面的水平面处或其下方。

下级金属互连结构780可以电短接到半导体装置710(例如，cmos装置)的节点(例如，源极741、漏极744或栅极750)，并且位于至少一个下级电介质层760的等级处。随后可以在下级金属互连结构780上直接形成直通存储级通孔结构(图1a中未示出)。在一个实施方案中，可以选择下级金属互连结构780的图案，由此使得下级最顶部金属结构788可在直通存储级通孔区域500内提供承坐垫结构，其中所述下级最顶部金属结构是位于下级金属互连结构780的最顶部的下级金属互连结构780的子集。直通存储级通孔区域500是随后形成竖直延伸穿过存储级组件的直通存储级通孔结构的区域。

直通存储级通孔区域500可以位于存储器阵列区域100附近，其中随后形成存储装置阵列。字线接触通孔区域200可以位于直通存储级通孔区域500和存储器阵列区域100附近。在一个实施方案中，直通存储级通孔区域500和字线接触通孔区域200可以位于存储器阵列区域100的外围边缘，该外围边缘垂直于第一水平方向h1并且平行于第二水平方向hd2延伸。在一个实施方案中，示例性结构的区域可以被分成多个块(b1、b2、b3…)，这些块沿着第二水平方向hd2横向分开，并且可以一对一地映射为正整数，即可以用正整数索引。

直通存储级通孔区域500和字线接触通孔区域200的多个实例可以沿着第二水平方向hd2交替。在示例性示例中，直通存储级通孔区域500的每个实例可以位于相应偶数编号的块(诸如b2、b4等)的区域内，并且字线接触通孔区域200的每个实例可以位于相应的奇数编号的块(诸如b1、b3等)的区域内。或者，区域500可以位于相应的奇数块中，并且区域200可以位于相应的偶数块中。在另一另选配置中，区域500和200各自可位于奇数块和偶数块中，例如，两个相邻块可具有区域200，而在方向hd2上的接下来的一个、两个或更多个相邻块可具有区域500。可以沿着第二水平方向周期性地重复相邻一对奇数编号的块和偶数编号的块(诸如b1和b2)。

尽管本文示出了下级最顶部金属结构788的特定图案，但是应当理解，只要下级最顶部金属结构788为随后将要形成的直通存储级通孔结构提供合适的承坐垫区域，就可改变下级最顶部金属结构788的图案以优化下面的外围装置区域700中的布线。

可选的平面导电材料层6和平面半导体材料层10可以形成在下面的外围装置区域700上方。在一个实施方案中，至少一个下级电介质层760的上部可以凹入存储器阵列区域100中，并且可选的平面导电材料层6和平面半导体材料层10可以形成在至少一个下级电介质层760的凹陷区域中。在另一个实施方案中，可选的平面导电材料层6和平面半导体材料层10可以作为平面材料层沉积在至少一个下级电介质层760上方，并且可选的平面导电材料层6和平面半导体材料层10的一部分可以从直通存储级通孔区域500移除。直通存储级通孔区域500内的可选平面导电材料层6和平面半导体材料层10中的开口可以填充电介质材料(诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃)，电介质材料可以添加到并且结合到至少一个下级电介质层760中。

可选的平面导电材料层6包括导电材料诸如金属或重掺杂的半导体材料。可选的平面导电材料层6例如可包括厚度为在3nm至100nm范围内的钨层，但是也可以采用更小和更大的厚度。可以在平面导电材料层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。层6可以用作完整装置中的特殊源极线。或者，层6可以包括蚀刻停止层，并且可以包括任何合适的导电、半导体或绝缘层。

可以在至少一个下级电介质层760上方形成平面半导体材料层10。平面半导体材料层10包括半导体材料，其可包括至少一种元素半导体材料、至少一种iii-v化合物半导体材料、至少一种ii-vi化合物半导体材料、至少一种有机半导体材料和/或本领域已知的其他半导体材料。在一个实施方案中，平面半导体材料层10可包括多晶半导体材料(诸如多晶硅)，或者在随后的处理步骤(诸如退火步骤)中被转换成多晶半导体材料的非晶半导体材料(诸如非晶硅)。平面半导体材料层10可以直接形成在半导体基板9(例如，硅晶片)上的半导体装置的子集上。如本文所用，如果第一元件位于包括第二元件的最顶面的水平面上方，并且第一元件的区域和第二元件的区域在平面图中具有区域重叠(即沿着垂直于基板9的顶面的垂直平面或方向)，则第一元件“直接位于”第二元件的上方。在一个实施方案中，平面半导体材料层10或其部分可以掺杂有电掺杂剂，其可以是p型掺杂剂或n型掺杂剂。平面半导体材料层10中掺杂剂的导电类型在本文中称为第一导电类型。

参考图2a和图2b，可在平面半导体材料层10的顶面上形成电介质垫层52。随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包括第一材料，并且每个第二材料层可包括不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一交替堆叠的情况下，交替堆叠在本文中被称为第一层级交替堆叠。第一层级交替堆叠的等级在本文中称为第一层级等级，并且随后紧接着在第一层级等级上方形成的交替堆叠的等级在本文中被称为第二层级等级等。

第一层级交替堆叠可包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔材料层。在一个实施方案中，第一间隔材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中，第一间隔材料层可以是随后不被其他层替换的导电层。虽然采用其中牺牲材料层被导电层替换的实施方案描述了本公开，但是本文明确地考虑其中间隔材料层形成为导电层(从而避免执行替换过程的需要)的实施方案。

在一个实施方案中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中，每个第一绝缘层132可包括第一绝缘材料，并且每个第一牺牲材料层142可包括第一牺牲材料。在平面半导体材料层10上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用，“牺牲材料”是指在随后的处理步骤期间被移除的材料。

如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。第一元件的每个实例(其并非为交替的多个者的端部元件)在两侧与第二元件的两个实例邻接，并且第二元件的每个实例(其并非为交替的多个者的端部元件)在两个端部上与第一元件的两个实例邻接。第一元件可以具有与其相同的厚度或者可以具有不同的厚度。第二元件可以具有与其相同的厚度或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个者内以周期性重复的单元。

第一层级交替堆叠(132，142)可包括由第一材料构成的第一绝缘层132以及由第二材料构成的第一牺牲材料层142，其中第二材料不同于第一材料。第一绝缘层132的第一材料可以是至少一种绝缘材料。可用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂或不掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(osg)、旋涂电介质材料、介电金属氧化物(其通常称为高介电常数(高k)的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐)以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。

第一牺牲材料层142的第二材料是根据第一绝缘层132的第一材料可以选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料移除速率的速率移除第一材料，则第一材料的移除对第二材料是“选择性的”。第一材料的移除速率与第二材料的移除速率之比在本文中被称为第一材料相对于第二材料的移除过程的“选择性”。

第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极替换第一牺牲材料层142的第二材料，导电电极可以用作例如竖直nand装置的控制栅极。在一个实施方案中，第一牺牲材料层142可以是包括氮化硅的材料层。

在一个实施方案中，第一绝缘层132可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可以例如通过化学气相沉积(cvd)法沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可以使用原硅酸四乙酯(teos)作为cvd工艺的前体材料。例如，通过cvd法或原子层沉积(ald)法可以形成第一牺牲材料层142的第二材料。

第一绝缘层132和第一牺牲材料层142的厚度可以为在20nm至50nm的范围内，但是对于每个第一绝缘层132和对于每个第一牺牲材料层142可以采用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142的对的重复次数可以为在2到1024的范围内，并且通常为在8到256的范围内，但是也可以采用更多的重复次数。在一个实施方案中，第一层级交替堆叠(132，142)中的每个第一牺牲材料层142可以具有均匀的厚度，该厚度在每个相应的第一牺牲材料层142内基本上不变。

随后在堆叠(132，142)上方形成第一绝缘覆盖层170。第一绝缘覆盖层170包括电介质材料，该电介质材料可以是可以用于第一绝缘层132的任何电介质材料。在一个实施方案中，第一绝缘覆盖层170包括与第一绝缘层132相同的电介质材料。绝缘覆盖层170的厚度可以为在20nm至300nm的范围内，但是也可以采用更小和更大的厚度。

可以使第一绝缘覆盖层170和第一层级交替堆叠(132，142)图案化，以在每个直通存储级通孔区域500和每个字线接触通孔区域200中形成第一台阶形表面。直通存储级通孔区域500和字线接触通孔区域200中的每一者可以包括形成第一台阶形表面的相应第一台阶形区域，以及随后将在第二层级结构(随后将在第一层级结构上方形成)以及/或者附加层级结构中形成附加台阶形表面的第二台阶形区域。例如，第一台阶形表面可通过下述方法形成：在其中形成具有开口的掩模层，在第一绝缘覆盖层170的等级内蚀刻腔体，并且通过蚀刻每一对第一绝缘层132和第一牺牲材料层142(直接位于蚀刻的区域内的蚀刻的腔体的底面下方)来迭代地扩展蚀刻的区域和竖直地使腔体凹陷。可沉积电介质材料以填充第一台阶形腔体以形成第一层级后向台阶形电介质材料部分165。如本文所用，“后向台阶形”元件是指具有台阶形表面和水平横截面积的元件，该水平横截面积作为距离元件所在基板的顶面的竖直距离的函数单调增加。第一层级交替堆叠(132，142)和第一层级后向台阶形电介质材料部分165共同构成第一层级结构，该第一层级结构是随后被修改的过程中结构。

可选地，可以在第一层级结构(132，142，165，170)上方沉积层级间电介质层180。层级间电介质层180包括电介质材料诸如氧化硅。层级间电介质层180的厚度可以为在30nm至300nm的范围内，但是也可以采用更小和更大的厚度。

可以通过可选的层级间电介质层180和第一层级结构(132，142，165，170)形成开口。开口可以包括形成在存储器阵列区域100中的第一层级存储器开口以及形成在直通存储级通孔区域500中的第一层级支撑开口。第一层级存储器开口延伸到平面半导体材料层10的顶面。第一层级支撑开口可以延伸到至少一个下级电介质层760上并且可选地延伸到至少一个下级电介质层中。

第一层级存储器开口可以形成在存储器阵列区域100中的随后将要形成包括存储元件的竖直堆叠的存储堆叠结构的位置处，并且第一层级支撑开口可以形成在直通存储级通孔区域500中。例如，可以在层级间电介质层180上方形成包括至少光致抗蚀剂层的光刻材料堆叠(未示出)，并且可以使光刻材料堆叠光刻图案化以在光刻材料堆叠内形成开口。通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一个各向异性蚀刻，可以将光刻材料堆叠中的图案转印穿过层级间电介质层180、第一绝缘覆盖层170并且穿过整个第一层级交替堆叠(132，142)。对层级间电介质层180、第一绝缘覆盖层170和位于图案化光刻材料堆叠中的开口下方的第一层级交替堆叠(132，142)的部分加以蚀刻，以形成第一层级存储器开口和第一层级支撑开口。换句话讲，图案化光刻材料堆叠中的图案穿过第一绝缘覆盖层170和第一层级交替堆叠(132，142)的转印形成第一层级存储器开口和第一层级支撑开口。

在一个实施方案中，用于蚀刻穿过第一层级交替堆叠(132，142)的材料的各向异性蚀刻工艺的化学反应可以交替，以优化第一层级交替堆叠(132，142)中的第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。第一层级存储器开口的侧壁可以是基本上竖直的或者可以是锥形的。随后，可以例如通过灰化随后移除图案化的光刻材料堆叠。可选地，在层级间电介质层180的等级处的第一层级存储器开口的部分可以通过各向同性蚀刻被横向扩展。例如，如果层级间电介质层180包括具有比第一绝缘层132(可包括未掺杂的硅酸盐玻璃)更大的蚀刻速率的电介质材料(诸如硼硅酸盐玻璃)，则各向同性蚀刻(诸如采用hf的湿法蚀刻)可用于在层级间电介质层180的等级处扩展第一层级存储器开口的横向尺寸。在这种情况下，可以可选地加宽位于层级间电介质层180的等级处的第一层级存储器开口和第一层级支撑开口的部分，从而为随后将要穿过第二层级交替堆叠(随后将要在形成第二层级存储器开口之前形成)形成的第二层级存储器开口和第二通孔开口提供更大的承坐垫。

牺牲填充材料可以沉积在第一层级存储器开口和第一层级支撑开口中的每一者中。牺牲填充材料层包括牺牲材料，该牺牲材料随后可以根据第一绝缘体层132和第一牺牲材料层142的材料选择性地移除。可选地，可以形成厚度为在1nm至6nm范围内的薄电介质衬垫诸如氧化硅衬垫(未示出)，以便于随后选择性地移除牺牲填充材料。在一个实施方案中，牺牲填充材料层可包括半导体材料诸如硅(例如，非晶硅或多晶硅)、硅锗合金、锗、iii-v化合物半导体材料或其组合。可选地，在沉积牺牲填充材料层之前，可以采用薄蚀刻停止层(诸如厚度为在1nm至3nm范围内的氧化硅层)。牺牲填充材料层可以通过非共形沉积或共形沉积方法形成。在一个实施方案中，牺牲填充材料层可包括随后可通过灰化移除的非晶硅或含碳材料(诸如无定形碳或类金刚石碳)。

可以从层级间电介质层180上方移除沉积的牺牲材料的部分。例如，牺牲填充材料层可以采用平面化工艺凹陷到层级间电介质层180的顶面。平面化工艺可包括凹陷蚀刻、化学机械平面化(cmp)或其组合。层级间电介质层180的顶面可以用作蚀刻停止层或平面化停止层。第一层级存储器开口中的牺牲材料的每个保留部分构成牺牲存储器开口填充部分31。第一层级支撑开口中的牺牲材料的每个保留部分构成牺牲通孔填充部分131。牺牲存储器开口填充部分31和牺牲通孔填充部分131的顶面可以与层级间电介质层180的顶面共面。牺牲存储器开口填充部分31和/或牺牲通孔填充部分131可在其中包括或不包括腔体。

参考图3a和图3b，可在第一层级结构(132，142，165，170，31，131)上方形成第二层级结构。第二层级结构可包括绝缘层和间隔材料层的附加的交替堆叠，其可以是牺牲材料层。例如，可以随后在第一交替堆叠(132，142)的顶面上形成材料层的第二交替堆叠(232，242)。第二堆叠(232，242)包括交替的多个第三材料层和第四材料层。每个第三材料层可包括第三材料，并且每个第四材料层可包括与第三材料不同的第四材料。在一个实施方案中，第三材料可以与第一绝缘层132的第一材料相同，并且第四材料可以与第一牺牲材料层142的第二材料相同。

在一个实施方案中，第三材料层可以是第二绝缘层232，并且第四材料层可以是第二间隔材料层，该间隔材料层在每个竖直相邻的第二绝缘层232对之间提供竖直间隔。在一个实施方案中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是根据第二绝缘层232的第三材料可以选择性地移除的牺牲材料。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极替换第二牺牲材料层242的第四材料，导电电极可以用作例如竖直nand装置的控制栅极。

在一个实施方案中，每个第二绝缘层232可以包括第二绝缘材料，并且每个第二牺牲材料层242可以包括第二牺牲材料。在这种情况下，第二堆叠(232，242)可以包括交替的多个第二绝缘层232和第二牺牲材料层242。可以例如通过化学气相沉积(cvd)法沉积第二绝缘层232的第三材料。例如，通过cvd法或原子层沉积(ald)法可以形成第二牺牲材料层242的第四材料。

第二绝缘层232的第三材料可是至少一种绝缘材料。可用于第二绝缘层232的绝缘材料可以是可用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是根据第二绝缘层232的第三材料可以选择性地移除的牺牲材料。可用于第二牺牲材料层242的牺牲材料可以是可用于第一牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料可以与第一绝缘材料相同，并且第二牺牲材料可以与第一牺牲材料相同。

第二绝缘层232和第二牺牲材料层242的厚度可以为在20nm至50nm的范围内，但是对于每个第二绝缘层232和对于每个第二牺牲材料层242可以采用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242的对的重复次数可以为在2到1024的范围内，并且通常为在8到256的范围内，但是也可以采用更多的重复次数。在一个实施方案中，第二堆叠(232，242)中的每个第二牺牲材料层242可具有均匀的厚度，该厚度在每个相应的第二牺牲材料层242内基本上不变。

可以采用与用于形成第一台阶形区域sa1中的第一台阶形表面的处理步骤相同的一组处理步骤在直通存储级通孔区域500和字线接触通孔区域200中形成第二台阶形区域sa2中的第二台阶形表面，并且适当调整至少一个掩模层的图案。可以在直通存储级通孔区域500和字线接触通孔区域200中的第二台阶形表面上方形成第二层级后向台阶形电介质材料部分265。

随后可以在第二交替堆叠(232，242)上方形成第二绝缘覆盖层270。第二绝缘覆盖层270包括与第二牺牲材料层242的材料不同的电介质材料。在一个实施方案中，第二绝缘覆盖层270可包括氧化硅。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142，242)可包括氮化硅。

一般来讲，可以在平面半导体材料层10上方形成绝缘层(132，232)和间隔材料层(诸如牺牲材料层(142，242))的至少一个交替堆叠，并且可以在至少一个交替堆叠(132，142，232，242)上的阶梯区域上方形成至少一个后向台阶形电介质材料部分(165，265)。

可选地，可以穿过第二层级交替堆叠(232，242)的上部中的层子集形成漏极选择级浅沟槽隔离结构72。由漏极选择级浅沟槽隔离结构72切割的第二牺牲材料层242对应于随后形成漏极选择级导电层的等级。漏极选择级浅沟槽隔离结构72沿着第一水平方向hd1延伸，并且在第二水平方向hd2上将块(b1、b2、b3…)分成多个子块。漏极选择级浅沟槽隔离结构72包括电介质材料诸如氧化硅。图3b中用虚线示出了第一层级交替堆叠(132，142)和第二层级交替堆叠(232，242)中的阶梯s的位置。

可以穿过第二层级结构(232，242，265)形成开口。开口可包括覆盖牺牲存储器开口填充部分31的第二层级存储器开口，以及覆盖牺牲通孔填充部分131的第二层级支撑开口。例如，光致抗蚀剂层可以施加在第二层级结构(232，242，265，270)上方，并且可以光刻图案化以形成与牺牲存储器开口填充部分31和牺牲通孔填充部分131的图案相同的图案。用于使第一层级存储器开口和第一层级支撑开口图案化的光刻掩模可用于使第二层级存储器开口和第二层级支撑开口图案化。可以执行各向异性蚀刻以将光刻图案化的光致抗蚀剂层的图案转印穿过第二层级结构(232，242，265，270)。在一个实施方案中，用于蚀刻穿过第二层级交替堆叠(232，242)的材料的各向异性蚀刻工艺的化学反应可以交替以优化第二层级交替堆叠(232，242)中的交替材料层的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。例如，可以在各向异性蚀刻工艺之后通过灰化移除图案化的光刻材料堆叠。

下部牺牲存储器开口填充部分31的顶面可以物理地暴露在每个第二层级存储器开口的底部处。下部牺牲通孔填充部分131的顶面可以物理地暴露在每个第二层级支撑开口的底部处。在牺牲存储器开口填充部分31和牺牲通孔填充部分131的顶面被物理暴露之后，可以执行蚀刻工艺，其根据第二层级交替堆叠(232，242)和第一层级交替堆叠(132，142)的材料选择性地移除牺牲存储器开口填充部分31和牺牲通孔填充部分131的牺牲材料。

在移除牺牲存储器开口填充部分31时，每个竖直邻接的一对第二层级存储器开口和第一层级存储器开口形成延伸穿过第一层级交替堆叠(132，142)和第二层级交替堆叠(232，242)的连续腔体。连续腔体在本文中称为存储器开口49。平面半导体材料层10的顶面可以在每个存储器开口49的底部处物理地暴露。

在移除牺牲通孔填充部分131时，每个竖直邻接的一对第二层级支撑开口和第一层级支撑开口形成延伸穿过第一层级交替堆叠(132，142)和第二层级交替堆叠(232，242)的连续腔体。附加的连续腔体在本文中称为支撑开口149。所述至少一个下级电介质层760的顶面可以物理地暴露在每个支撑开口149的底部处。

参考图4a和图4b，通过选择性半导体沉积工艺，可以可选地在每个存储器开口49的底部处形成基座通道部分11。选择性半导体沉积仅从半导体表面(即平面半导体材料层10的物理暴露表面)生长半导体材料，并且抑制半导体材料从绝缘体表面生长。在选择性半导体沉积工艺期间，反应物(诸如硅烷、二氯硅烷、三氯硅烷、乙硅烷等)可以与蚀刻剂(诸如氯化氢)同时或交替地流入沉积腔室中。因为半导体材料在半导体表面上以比在绝缘体表面上更大的沉积速率沉积，所以可以通过设置在半导体表面上的半导体材料的沉积速率和绝缘体表面上的半导体材料的沉积速率之间的蚀刻速率来实现选择性生长。在一个实施方案中，基座通道部分11的顶面可以在源极选择层级上方延伸，其中可以随后形成源极选择级导电层。因为半导体表面未物理地暴露在支撑开口149中，所以半导体材料未沉积在支撑开口149内。

在相同的沉积步骤期间，存储堆叠结构55和支撑柱结构155可以分别形成在存储器开口49中和支撑开口149中。在示例性示例中，每个存储堆叠结构55和每个支撑柱结构155可包括存储膜50、竖直半导体通道60和可选介电体核62。在一个实施方案中，每个存储膜50可以包括阻挡电介质层51、存储材料层54和遂穿电介质层56，如插图所示。在一个实施方案中，每个竖直半导体通道60可包括第一半导体通道601和第二半导体通道602。

阻挡电介质层51包括阻挡电介质层材料诸如氧化硅、电介质金属氧化物(诸如氧化铝)或其组合。或者，可以在该处理步骤期间省略阻挡电介质层51，而是穿过背侧凹陷部形成阻挡电介质层，如下面将更详细描述的。在一个实施方案中，存储材料层54可以是电荷捕集材料包括介电电荷捕集材料，其可以是例如氮化硅。

存储材料层54可以形成为均匀组分的单个存储材料层，或者可以包括多个存储材料层的堆叠。多个存储材料层(如采用)可包括多个间隔开的浮栅材料层，其包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或者金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料(例如，包括至少一种元件半导体材料或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，存储材料层54可以包括绝缘电荷捕集材料诸如一个或多个氮化硅片段。或者，存储材料层54可包括导电纳米粒子诸如金属纳米粒子，其可以是例如钌纳米粒子。存储材料层54可以例如通过化学气相沉积(cvd)法、原子层沉积(ald)法、物理气相沉积(pvd)法或用于在其中存储电荷的任何合适的沉积技术形成。存储材料层54的厚度可以为在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。存储材料层54的每个部分位于随后将用导电层(例如，字线)替换的牺牲材料层(142，242)的等级处。

遂穿电介质层56包括通过其可以在合适的电偏压条件下执行电荷隧穿的电介质材料。取决于有待形成的单片三维nand串存储装置的操作模式，可以通过热载流子注入或通过fowler-nordheim隧穿感应电荷转移来执行电荷隧穿。隧穿电介质层56可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿电介质层56可以包括第一氧化硅层、氧氮化硅层和第二氧化硅层的堆叠，其通常被称为ono堆叠。隧穿电介质层56的厚度可以为在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。

可以通过共形沉积方法诸如低压化学气相沉积(lpcvd)法在存储膜50上方沉积第一半导体通道层。第一半导体通道层的厚度可以为在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。可以各向异性地蚀刻第一半导体通道层和存储膜50以移除其水平部分。可以从每个存储器开口的底部移除每个存储膜50的水平底部。第一半导体通道层的每个保留部分构成第一半导体通道601。第一半导体通道可包括半导体材料，诸如至少一种元素半导体材料、至少一种iii-v化合物半导体材料、至少一种ii-vi化合物半导体材料、至少一种有机半导体材料或者本领域已知的其他半导体材料。在一个实施方案中，第一半导体通道601可包括非晶硅或多晶硅。

第二半导体通道层可以沉积在第一半导体通道601(即第一半导体通道层的保留竖直部分)上以及外延通道部分11(或基板半导体层10，在不存在外延通道部分11的情况下)的顶面上。第二半导体通道层包括半导体材料，其可以是可用于第一半导体通道层的任何半导体材料。第一半导体通道层和第二半导体通道层可具有第一导电类型(即与基板半导体层10相同的导电类型)的掺杂或者可以基本上是本征的，即具有不超过1.0×1017/cm3的掺杂剂浓度。在一个实施方案中，第二半导体通道层可包括非晶硅或多晶硅。第二半导体通道层的厚度可以为在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。

电介质材料可以沉积在由第二半导体通道层包围的腔体中，并且随后凹陷至第二绝缘覆盖层270的顶面以下。存储器开口中的电介质材料的每个保留部分构成介电体核62。可以在介电体核62上方沉积具有第二导电类型(与第一导电类型相反)的掺杂半导体材料。在存储器开口中的腔体内沉积的掺杂半导体材料的每个部分形成漏极区域63。在支撑开口中的腔体内沉积的掺杂半导体材料的每个部分形成虚拟漏极区域463。掺杂半导体材料可以是例如掺杂的多晶硅。可以例如通过化学机械平面化(cmp)或凹陷蚀刻从第二绝缘覆盖层270的顶面上方移除沉积的半导体材料的多余部分，以形成漏极区域63和虚拟漏极区域63。第二半导体通道层的每个保留部分构成第二半导体通道602。

存储器开口内的第一半导体通道601和第二半导体通道602的组合构成竖直半导体通道60。每个存储堆叠结构55包括存储膜50和竖直半导体通道60，该竖直半导体通道邻接平面半导体材料层10内的相应水平通道。每个存储膜50可以包括接触存储器开口侧壁的阻挡电介质层51、位于阻挡电介质层51的内侧壁上的多个电荷存储区域(在牺牲材料层(142，242)的每个等级处体现为存储材料层54的部分)以及位于多个电荷存储区域内部的隧穿电介质层56。

第一层级结构(132，142，170，165)、第二层级结构(232，242，270，265)、层级间电介质层180和存储堆叠结构55共同构成存储级组件。存储级组件形成在平面半导体材料层10上方，由此使得平面半导体材料层10包括电连接到存储堆叠结构55内的竖直半导体通道60的水平半导体通道。

参考图5a至图5d，可以在存储级组件上方形成接触级电介质层280。接触级电介质层280形成在接触等级处，随后通过该等级形成各种接触通孔结构到漏极区域63和在随后的处理步骤中替换牺牲材料层(142，242)的各种导电层。

参考图6a至图6d，随后穿过接触级电介质层280和存储级组件形成沟槽。沟槽形成在偏离存储堆叠结构55和支撑柱结构155的区域中，这是为了随后在其中形成接触结构，因此在本文中称为背侧接触沟槽79。例如，光致抗蚀剂层可以施加在接触级电介质层280上方，并且光刻图案化以形成沿着第一水平方向hd1延伸的细长开口。图案化的光致抗蚀剂层中的开口的子集落在块(b1、b2、b3…)之间的边界上。执行各向异性蚀刻以将图案化的光致抗蚀剂层中的图案通过接触级电介质层280和存储级组件转印到平面半导体材料层10的顶面。随后可以例如通过灰化移除光致抗蚀剂层。

背侧接触沟槽79沿着第一水平方向hd1延伸，因此沿着第一水平方向hd1伸长。背侧接触沟槽79包括背侧接触沟槽79的第一子集79a，其延伸穿过存储器阵列区域100、邻接字线接触通孔区域200以及邻接直通存储级通孔区域500。背侧接触沟槽79的第一子集穿过存储级组件形成，沿着第一水平方向hd1横向延伸，并且横向将存储级组件(其通常包括至少一个交替堆叠(132，142，232，242))分成多个横向间隔开的块(b1、b2、b3…)。

每个块(b1、b2、b3…)包括背侧接触沟槽79的第一子集79a中的相邻一对背侧接触沟槽79之间的存储器阵列区域的相应部分。每个块(b1、b2、b3…)可以包括存储器阵列区域100的相应部分、位于存储器阵列区域100的相应部分的一个纵向端部上并且包括字线接触通孔区域200的阶梯区域、以及位于存储器阵列区域100的相应部分的另一个纵向端部上并且包括直通存储级通孔区域500的另一个阶梯区域。在一个实施方案中，字线接触通孔区域200沿着连续块(b1、b2、b3…)的放置可以在两个相对侧之间交替。在示例性示例中，每个奇数编号的块(b1、b3等)在一侧(诸如左侧)上具有相应的字线接触通孔区域200，并且每个偶数编号的块(b2、b4等)在相对侧(诸如右侧)具有相应的字线接触通孔区域200。同样，直通存储级通孔区域500沿着连续块(b1、b2、b3…)的放置可以在两个相对侧之间交替，由此使得直通存储级通孔区域500不与字线接触通孔区域200重叠。在示例性示例中，每个偶数编号的块(b2、b4等)在一侧(诸如左侧)上具有相应的直通存储级通孔区域500，并且每个奇数编号的块(b1、b3等)在相对侧(诸如右侧)上具有相应的字线接触通孔区域200。

可选地，可以在每个块(b1、b2、b3…)内提供背侧接触沟槽79的第二子集79b。如果采用，背侧接触沟槽79的第二子集79b可以沿着第一水平方向hd1延伸，并且可以定位成适当地将每个块分成多个子块。如果采用漏极接触级浅沟槽隔离结构72，则漏极接触级浅沟槽隔离结构72可以沿着第一水平方向hd1延伸，以在每个子块内或在每个块内的第二层级交替堆叠(232，242)的上部划分层的子集。可以采用各种设计优化来将块划分为子块或从属单元。

背侧接触沟槽79的第一子集79a可以延伸穿过阵列区域100和接触区域200。背侧接触沟槽79的第二子集79b可以位于阵列区域100中，并且可以可选地部分地延伸到接触区域200中。可选地，可以在接触区域200内提供在第一水平方向hd1延伸的背侧接触沟槽79的第三子集79c。优选地，没有背侧接触沟槽79位于区域500中。在一个实施方案中，背侧接触沟槽79的第三子集79c可以在第一水平方向hd1或第二水平方向hd2中的至少一者并且优选两者偏离背侧接触沟槽79的第一子集79a和第二子集79b。因此，交替堆叠的一部分将接触区域200中的每个沟槽79c与阵列区域100中的沟槽79a和79b分开。背侧接触沟槽79的这种配置可以减小基板9上的应力。

参考图7a和图7b，采用穿过背侧接触沟槽79引入的蚀刻剂在直通存储级通孔区域500外部根据绝缘层(132，232)选择性地蚀刻电介质隔层的部分，即牺牲材料层(142，242)。具体地讲，可例如采用各向同性蚀刻工艺将蚀刻剂引入接触沟槽79中，该蚀刻剂根据关于第一绝缘层和第二绝缘层(132，232)材料的第一牺牲材料层和第二牺牲材料层(142，242)材料、第一绝缘覆盖层和第二绝缘覆盖层(170，270)以及存储膜50的最外层材料进行选择性蚀刻。蚀刻工艺的持续时间被限制成使得牺牲材料层(142，242)的移除被限制在距接触沟槽79的侧壁的预定横向距离处。因此，根据绝缘层(132，232)选择性地移除位于直通存储级通孔区域500外部的电介质隔层的部分(诸如，牺牲材料层(142，242))。由于接触沟槽79不延伸到区域500中并且优选地从区域500的边缘偏移一定距离，因此在定时凹陷蚀刻期间不对区域500中的牺牲材料层(142，242)进行蚀刻。

第一横向凹陷部143在从其中移除第一牺牲材料层142的体积中形成。第二横向凹陷部243在从其中移除第二牺牲材料层242的体积中形成。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142，242)可包括氮化硅，并且第一绝缘层和第二绝缘层(132，232)的材料可以是氧化硅。

各向同性蚀刻工艺可以是采用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以蒸汽相引入接触沟槽79中的气相(干法)蚀刻工艺。例如，如果第一牺牲材料层和第二牺牲材料层(142，242)包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽中的湿法蚀刻工艺，磷酸根据氧化硅、硅和本领域中采用的各种其他材料选择性地蚀刻氮化硅。

第一横向凹陷部和第二横向凹陷部(143，243)中的每一者可以是横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，第一横向凹陷部和第二横向凹陷部(143，243)中的每一者的横向尺寸可大于相应横向凹陷部(143，243)的高度。多个第一横向凹陷部143可在从其中移除第一牺牲材料层142材料的体积中形成。多个第二横向凹陷部243可在从其中移除第二牺牲材料层242材料的体积中形成。第一横向凹陷部和第二横向凹陷部(143，243)中的每一者可基本上平行于基板10的顶面延伸。横向凹陷部(143，243)可由下方的绝缘层(132或232)的顶面和覆盖绝缘层(132或232)的底面竖直地界定。在一个实施方案中，第一横向凹陷部和第二横向凹陷部(143，243)中的每一者可始终具有均匀的高度。

在距接触沟槽79的侧壁的横向蚀刻距离内，根据绝缘层(132，232)选择性地移除牺牲材料层(142，242)的部分，以形成第一横向凹陷部和第二横向凹陷部(143，243)。牺牲材料层(142，242)中的每一者可以是如上所述的电介质隔层。因此，至少一个交替堆叠内的牺牲材料层(142，242)的保留部分为隔离物电介质材料，并且在本文中称为电介质隔层(142’，242’)。电介质隔层(142’，242’)包括作为第一牺牲材料层142的保留部分的第一电介质隔层142’和作为第二牺牲材料层242的保留部分的第二电介质隔层242’。应当理解，下文所用的第一电介质隔层142′和第二电介质隔层242′是指第一隔层142和第二隔层242的保留部分，如图2a、图2b、图3a和图3b的处理步骤中所提供。

电介质隔层(142’，242’)中的每一者具有凹面侧壁742，其与最靠近相应直通存储堆叠通孔区域500定位的接触沟槽79(诸如，将第二块b2与第三块b3划分开的接触沟槽79a，或位于块b2中的沟槽79b)的末端或尖端的最近侧侧壁基本上等距，如图7c和图7d所示。如本文所用，如果第一元件和第二元件之间的距离变化为在5％以内，则第一元件与第二元件“基本上等距”。电介质隔层(142’，242’)的侧壁和接触沟槽79的相应最近侧侧壁之间的横向距离变化可归因于支撑柱结构155的存在，该支撑柱结构防止沿着与支撑柱结构155相交的直线蚀刻牺牲材料层(142，242)。凹面侧壁742和接触沟槽79的相应最近侧侧壁(例如，端部或尖端侧壁)之间的平均距离在本文中称为第一蚀刻距离ed1。

不同电介质隔层(142’，242’)的凹面侧壁742可以是“基本上竖直的”。如本文所用，如果表面是竖直的或偏离竖直线小于5度，则表面是“基本上竖直的”。此外，至少一个交替堆叠(132，242，232，242)的保留部分中的电介质隔层(142，242)的基本上竖直的凹面侧壁742可彼此竖直地重合。如本文所用，如果两个表面在相同的基本上竖直的表面内，则两个表面是“竖直地重合的”，这可以通过竖直平移位于水平平面内的线或者通过平移位于水平平面内的线沿着不偏离竖直方向超过5度的方向来生成。在一个实施方案中，电介质隔层的基本上竖直的凹面侧壁与背侧接触沟槽79中的相应的最近侧沟槽基本上等距。

电介质隔层(142’，242’)具有相应的基本上平行的直侧壁842的对，这些直侧壁的对与接触沟槽79的最近侧壁基本上等距，这些接触沟槽与直通存储堆叠的通孔区域500横向间隔开(诸如，最靠近区域500侧的接触区域200中的接触沟槽79a1和79a2)。电介质隔层(142’，242’)的所有侧壁可与接触沟槽(79a1，79a2)的最近侧壁基本上等距离第二蚀刻距离ed2，该第二蚀刻距离与第一蚀刻距离ed1基本上相同。

在一个实施方案中，电介质隔层(142’，242’)可包括基本上竖直的第一平面侧壁842a，该侧壁彼此竖直地重合，并且从背侧接触沟槽79中的第一背侧接触沟槽79a1横向偏移相同的横向偏移距离，即第二蚀刻距离ed2。此外，电介质隔层(142’，242’)可包括基本上竖直的第二平面侧壁842b，该侧壁彼此竖直地重合，并且从背侧接触沟槽79中的第二背侧接触沟槽79a2横向偏移相同的横向偏移距离。在一个实施方案中，第一蚀刻距离ed1可与第二蚀刻距离ed2基本上相同。在这种情况下，电介质隔层(142’，242’)的基本上竖直的凹面侧壁742可与相应的最近侧沟槽横向间隔开基本上相同的横向偏移距离。

在一个实施方案中，在移除第一牺牲材料层和第二牺牲材料层(142，242)的部分之后，每个基座通道部分11的侧壁面可以在每个最底部的第一横向凹陷部143处物理地暴露。此外，平面半导体材料层10的顶面可以在每个接触沟槽79的底部处物理地暴露。通过对基座通道部分11的物理暴露的外围部分进行氧化，可以在每个基座通道部分11周围形成环形电介质隔离物(未示出)。此外，可以在形成环形电介质隔离物的同时，从平面半导体材料层10的每个物理暴露表面部分形成半导体氧化物部分(未示出)。

在一个实施方案中，背侧接触沟槽79沿着第一水平方向hd1延伸，并且每个直通存储级通孔区域500与背侧接触沟槽79中的每一者横向间隔开阈值横向距离，该阈值横向距离可以是第一蚀刻距离ed1和第二蚀刻距离ed2中的较小者。在一个实施方案中，第一蚀刻距离ed1和第二蚀刻距离中的每一者可以为在第一蚀刻距离ed1和第二蚀刻距离的平均值的2.5％之内。在另一实施方案中，第一蚀刻距离ed1和第二蚀刻距离中的每一者可以为在第一蚀刻距离ed1和第二蚀刻距离的平均值的1.0％之内。

在一个实施方案中，直通存储级通孔区域500可位于与每隔一个块相邻，并且至少一个交替堆叠(132，142，232，242)的保留部分(132，142’，232，242’)可位于直通存储级通孔区域500中的每一者中。例如，如果直通存储级通孔区域500邻接第二块b2，则至少一个交替堆叠(132，142，232，242)的保留部分(132，142’，232，242’)可以邻接第二块b2，并且可以沿着第一水平方向hd1从第二块b2横向偏移，即，位于第二块b2的侧壁上，包括绝缘层(132，232)和横向凹陷部(143，243)的交替堆叠。

参考图8a至图8d，背侧阻挡电介质层501可以可选地沉积在背侧凹陷部(143，243)和背侧接触沟槽79中以及接触级电介质层280上方。背侧阻挡电介质层可以沉积在存储堆叠结构55的外表面的物理暴露部分上。背侧阻挡电介质层包括电介质材料，诸如介电金属氧化物、氧化硅或者其组合。如果采用，则可以通过共形沉积工艺诸如原子层沉积法或化学气相沉积法来形成背侧阻挡电介质层。背侧阻挡电介质层的厚度可以为在1nm至60nm的范围内，但是也可以采用更小和更大的厚度。

至少一种导电材料可沉积在多个背侧凹陷部(143，243)中、在背侧接触沟槽79的侧壁上以及在接触级电介质层280上方。至少一种导电材料可包括至少一种金属材料，即包括至少一种金属元素的导电材料。

导电层(146，246)通过采用通过背侧接触沟槽79引入的反应物在横向凹陷部(143，243)中沉积导电材料来形成。多个第一导电层146可以形成在多个第一背侧凹陷部143中，多个第二导电层246可以形成在多个第二背侧凹陷部243中，并且连续金属材料层(未示出)可以形成在每个背侧接触沟槽79的侧壁上和在接触级电介质层280上方。因此，第一牺牲材料层和第二牺牲材料层(142，242)可分别用第一导电材料层和第二导电材料层(146，246)替换。具体地讲，每个第一牺牲材料层142可以用可选的背侧阻挡电介质层的一部分和第一导电层146替换，并且每个第二牺牲材料层242可以用可选的背侧阻挡电介质层的一部分和第二导电层246替换。背侧腔体存在于每个背侧接触沟槽79的未填充连续金属材料层的部分中。

金属材料可以通过共形沉积法沉积，该共形沉积法可以是例如化学气相沉积(cvd)法、原子层沉积(ald)法、化学镀法、电镀法或其组合。金属材料可以是元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属-半导体合金诸如金属硅化物、其合金及其组合或堆叠。可沉积在背侧凹陷部(143，243)中的非限制性示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。在一个实施方案中，金属材料可包括金属诸如钨和/或金属氮化物。在一个实施方案中，用于填充背侧凹陷部(143，243)的金属材料可以是氮化钛层和钨填充材料的组合。在一个实施方案中，金属材料可通过化学气相沉积法或原子层沉积法来沉积。

可以从背侧接触沟槽79内部移除残余导电材料。具体地讲，连续金属材料层的沉积的金属材料可以从每个背侧接触沟槽79的侧壁和从接触级电介质层280的上方回蚀刻，例如，通过各向同性蚀刻。第一背侧凹陷部143中的沉积的金属材料的每个保留部分构成第一导电层146。第二背侧凹陷部243中的沉积的金属材料的每个保留部分构成第二导电层246。每个导电层(146，246)可以是导电线结构。因此，直通存储级通孔区域500外部的电介质隔层(142，242)的部分被导电层(146，246)替换，同时该至少一个交替堆叠(132，142，232，242)的直通存储级通孔区域500保持完整以提供该至少一个交替堆叠(132，142，232，242)的保留部分(132，142’，232，242’)。导电层(146，246)构成存储堆叠结构55的字线。

位于漏极选择级浅沟槽隔离结构72的等级处的第二导电层246的子集构成漏极选择栅极。位于环形电介质隔离物116的每个等级处的第一导电层146的子集构成源极选择栅极。位于漏极选择栅极和源极选择栅极之间的导电层(146，246)的子集可用作位于相同等级处的控制栅和字线的组合。每个导电层(146，246)内的控制栅极是用于包括存储堆叠结构55的竖直存储装置的控制栅极。

存储堆叠结构55中的每一者包括位于导电层(146，246)的每个等级处的竖直堆叠的存储元件。导电层(146，246)的子集可包括用于存储元件的字线。下面的外围装置区域700中的半导体装置可包括字线开关装置，该字线开关装置被配置为控制到相应字线的偏置电压。存储级组件位于半导体基板9上方。存储级组件包括至少一个交替堆叠(132，146，232，246)和竖直延伸穿过至少一个交替堆叠(132，146，232，246)的存储堆叠结构55。至少一个交替堆叠(132，146，232，246)中的每一者包括相应的绝缘层(132或232)和相应的导电层(146或246)的交替层。至少一个交替堆叠(132，146，232，246)包括阶梯区域，该阶梯区域包括梯级，在该梯级中，每个下面的导电层(146，246)沿着第一水平方向hd1比存储级组件中的任何覆盖导电层(146，246)延伸得更远。

在一个实施方案中，电介质隔层142’，242’的基本上竖直的凹面侧壁742中的每一者与导电层(146，246)的相应基本上竖直的凸面侧壁742接触或(通过共形背侧阻挡电介质层501)均匀地间隔开。

参考图9a至图9d，可以将与平面半导体材料层10的第一导电类型相反的第二导电类型的掺杂剂注入到基板半导体层10的表面部分中，以在每个背侧接触沟槽79的底面下方形成源极区域61。包括电介质材料的绝缘隔离物74可以形成在每个背侧接触沟槽79的周边处，例如，通过沉积共形绝缘材料(诸如氧化硅)和随后的各向异性蚀刻。由于在各向异性蚀刻期间的并行蚀刻移除了沉积的共形绝缘材料的水平部分的竖直部分，接触级电介质层280可以变薄。

共形绝缘材料层可以沉积在背侧接触沟槽79中，并且可以各向异性地蚀刻以形成绝缘隔离物74。绝缘隔离物74包括绝缘材料，诸如氧化硅、氮化硅和/或介电金属氧化物。沿着第一水平方向hd1横向延伸的腔体存在于每个绝缘隔离物74内。

可以在每个背侧接触沟槽79的保留体积中形成背侧接触通孔结构，例如，通过沉积至少一种导电材料并通过平面化工艺(诸如化学机械平面化或凹陷蚀刻)从包括接触级电介质层280的顶面的水平面上方移除所沉积的至少一种导电材料的多余部分。背侧接触通孔结构在所有横向方向电绝缘，并且沿着第一水平方向hd1横向伸长。因此，背侧接触通孔结构在本文中被称为横向伸长的接触通孔结构76。如本文所用，如果结构沿着第一水平方向的最大横向尺寸大于结构沿着横向于第一水平方向的第二水平方向的最大横向尺寸大至少因数5，则结构是“横向伸长的”。

可选地，每个横向伸长的接触通孔结构76可包括多个背侧接触通孔部分，诸如背侧接触通孔下部和背侧接触通孔上部。在示例性示例中，背侧接触通孔下部可包括掺杂半导体材料(诸如掺杂多晶硅)，并且可通过沉积掺杂半导体材料层以填充背侧接触沟槽79并从背侧接触沟槽79上部移除所沉积的掺杂半导体材料来形成。背侧接触通孔上部可包括至少一种金属材料(诸如tin衬垫和w填充材料的组合)，并且可以通过在背侧接触通孔下部上方沉积至少一种金属材料，并从包括接触级电介质层280的顶面的水平面上方移除至少一种金属材料的多余部分来形成。每个横向伸长的接触通孔结构76可以穿过存储级组件形成并且形成在相应的源极区域61上。每个横向伸长的接触通孔结构76的顶面可位于包括存储堆叠结构55的顶面的水平面上方。

多个横向伸长的接触通孔结构76沿着第一水平方向hd1横向延伸，并且将至少一个交替堆叠(132，146，232，246)横向划分成多个横向间隔开的块(b1，b2，b3，…)，其中所述多个块包括三个相邻块的集，其依次包括沿着与第一水平方向hd1垂直的第二水平方向hd2布置的第一块b1、第二块b2和第三块b3，并且分别包括第一块b1中的第一阶梯区域(诸如字线接触通孔区域200)、第二块b2中的第二阶梯区域(诸如直通存储级通孔区域500)和第三阶梯区域(作为字线接触通孔区域200)。接触通孔结构76位于区域100和200中。然而，结构76不位于区域500中并且偏离区域500。

在一个实施方案中，多个横向伸长的接触通孔结构76的第一子集76a将至少一个交替堆叠(132，146，232，246)横向划分成多个横向间隔开的块(b1，b2，b3)。多个块包括三个相邻块的集，其依次包括沿着垂直于第一水平方向hd1的第二水平方向hd2布置的第一块b1、第二块b2和第三块b3。

在示例性示例中，多个块可包括三个相邻块(b1，b2，b3)的集，其依次包括沿着垂直于第一水平方向hd1的第二水平方向hd2布置的第一块b1、第二块b2和第三块b3。第一块b1、第二块b2和第三块b3可分别包括第一阶梯区域(诸如字线接触通孔区域200的区域)、第二阶梯区域(例如，直通存储级通孔区域500的区域)和第三阶梯区域(即，字线接触通孔区域200的复制品)。如上所述，可以沿着第二水平方向周期性地重复相邻一对奇数编号的块和偶数编号的块(诸如b1和b2)。

在一个实施方案中，电介质隔层(142’，242’)的基本上竖直的凹面侧壁742彼此竖直地重合。在一个实施方案中，电介质隔层(142’，242’)的基本上竖直的凹面侧壁742与背侧接触沟槽79中的相应的最近侧沟槽基本上等距。

在一个实施方案中，多个横向伸长的接触通孔结构76的第二子集76b包括位于第一子集76a中的一对横向伸长的接触通孔结构76a之间的至少一个横向伸长的接触通孔结构76。至少一个第二交替叠层(132，142’，232，242’)的至少两个基本上竖直的凹面侧壁742在基本上竖直界面处接触第二块b2的至少两个基本上竖直的凸面侧壁。在一个实施方案中，多个横向伸长的接触通孔结构76的第三子集76c位于区域200中，并且偏离区域500。

在一个实施方案中，至少一个第二交替堆叠(132，142’，232，242’)中的每一者包括台阶形表面，该台阶形表面接触相应的后向台阶形电介质材料部分(265或165)的底面和侧壁面。

在一个实施方案中，至少一个第二交替堆叠(132，142’，232，242’)具有基本上竖直的第一平面侧壁842和基本上竖直的第二平面侧壁842，该侧壁沿着第一水平方向hd1横向延伸并且沿着垂直于第一水平方向hd1的第二水平方向hd2横向间隔开至少一个第二交替堆叠(132，142’，232，242’)的宽度。在一个实施方案中，基本上竖直的第一平面侧壁842和基本上竖直的第二平面侧壁842中的每一者可以从相邻区域200中的横向伸长的接触通孔结构76的第三子集76c选择的相应的最近侧横向伸长的接触通孔结构横向间隔开基本上相同的横向偏移距离，诸如第二蚀刻距离ed2和整体具有均匀厚度的绝缘隔离物74的厚度的总和。

在一个实施方案中，至少一个第二交替堆叠(132，142’，232，242’)具有至少一个基本上竖直的凹面侧壁742，该侧壁邻接于基本上竖直的第一平面侧壁842或基本上竖直的第二平面侧壁842。在一个实施方案中，至少一个基本上竖直的凹面侧壁742中的每一者与相应最接近的横向伸长的接触通孔结构76横向间隔开，该通孔结构延伸穿过阵列区域100中的第二块b2为基本相同的横向偏移距离，该横向偏移距离可以是第一蚀刻距离ed1和绝缘隔离物74的厚度之和。如图9c和图9d所示，在同一块b2中的平行侧壁842之间可以存在不止一个基本上竖直的凹面侧壁742。

参考图10a至图10e，直通存储级通孔腔体可以穿过绝缘层(132，232)和电介质隔层(142’，242’)和至少一个后向台阶形电介质材料部分(165，265)的至少一个交替堆叠形成在每个直通存储级通孔区域500中。例如，在块b2中，可以在第二阶梯区域的区域中形成延伸穿过存储级组件的至少一个直通存储级通孔腔体。例如，通过在接触级电介质层280上方施加光致抗蚀剂层，对光致抗蚀剂层进行光刻图案化以在每个直通存储级通孔区域500上方形成开口，并且各向异性地蚀刻接触级电介质层280和位于光刻胶层中的开口下面的存储级组件的部分，可以形成至少一个直通存储级通孔腔体。每个直通存储级通孔腔体穿过至少一个交替堆叠(132，142，232，242)的保留部分(132，142’，232，242’)形成。

至少一个直通存储级通孔腔体仅形成在直通存储级通孔区域500中，并且不形成在字线接触通孔区域200中或存储器阵列区域100中。字线接触通孔区域200或存储器阵列区域100中的区域覆盖有掩模层，诸如图案化的光致抗蚀剂层。

至少一个直通存储级通孔腔体可以延伸穿过整个直通存储级组件(例如，穿过电介质层(132，142’，232，242’))，并且延伸到至少一个下级电介质材料层760中。在一个实施方案中，下级金属互连结构780的最顶面可以物理地暴露在每个直通存储级通孔腔体的底部处。在一个实施方案中，每个直通存储级通孔腔体可包括延伸穿过直通存储级组件的基本上竖直的侧壁和至少一个下级电介质材料层760的上部。

通过沉积至少一种导电材料(诸如tin、w、cu等)，在每个直通存储级通孔腔体内形成直通存储级通孔结构576。通过平面化工艺(诸如化学机械平面化和/或凹陷蚀刻)从接触级电介质层280的顶面上方移除所沉积的导电材料的多于部分。至少一个直通存储级通孔结构576穿过最初形成的至少一个交替堆叠(132，142，232，242)的保留部分(132，142’，232，242’)形成。至少一个直通存储级通孔结构576中的每一者可以从包括存储级组件的最顶面的第一水平平面hp1和包括存储级组件的最底面的第二水平平面hp2延伸。

至少一个直通存储级通孔结构576中的每一者接触至少一个交替堆叠(132，142，232，242)的保留部分(132，142’，232，242’)中的电介质隔层(142’，242’)的侧壁，并且通过相应的电介质隔层(142’，242’)的区域与导电层(146，246)中的每一者横向间隔开。在一个实施方案中，至少一个直通存储级通孔结构576可以形成在下级金属互连结构780上。

可以穿过接触级电介质层280和存储级组件中的存储装置的各个节点上的下面的电介质材料形成附加的接触通孔结构。具体地讲，字线接触通孔结构86可以穿过接触级电介质层280和第二层级后向台阶形电介质材料部分265以及可选地接触区域200中的第一层级后向台阶形电介质材料部分165形成，如图10e所示。与第二导电层246接触的字线接触通孔结构86的子集延伸穿过第二层级后向台阶形电介质材料部分265，并且不延伸穿过第一层级后向台阶形电介质材料部分165。与第一导电层146接触的字线接触通孔结构86的另一子集延伸穿过第二层级后向台阶形电介质材料部分265，并且延伸穿过第一层级后向台阶形电介质材料部分165。

与漏极区域63接触的漏极接触通孔结构88可以延伸穿过阵列区域100中的接触级电介质层280和第二绝缘覆盖层270。可以采用图案化工艺和填充工艺的相应集来形成每个通孔结构(576，86，88)。另选地，可以采用图案化工艺和填充工艺的共同集来形成两种或更多种类型的通孔结构(576，86，88)，前提条件是其中的各向异性蚀刻工艺可以控制同时形成的每种类型的腔体在目标高度等级处的腔体的竖直范围。

在一个实施方案中，字线接触通孔结构86可以穿过第一阶梯区域(诸如所示出的字线接触通孔区域200)和第三阶梯区域(字线接触通孔区域200的另一实例)上的至少一个后向台阶形电介质材料部分(165，265)形成，并且直接形成在第一块和第三块(b1，b3)中的导电层(146，246)的相应部分上，而不在第二阶梯区域上形成任何接触通孔结构(诸如所示出的存储级通孔区域500)。

在一个实施方案中，直通存储级通孔结构576可以形成在偶数阶梯区域诸如第二阶梯区域的区域中，而奇数阶梯区域(或反之亦然)例如第一阶梯区域和第三阶梯区域保持完整。如本文所用，如果对区域或对结构没有作出实质的结构改变，则区域或结构“保持完整”。

参考图11，可以在接触级电介质层280上方形成线级电介质层110。可以在线级电介质层110中形成各种金属互连结构(108，103)。金属互连结构(108，103)可包括上级金属互连结构108，该结构在字线接触通孔结构86和直通存储级通孔结构576以及沿着第二水平方向hd2并垂直于第一水平方向hd1延伸的位线103和接触结构88的相应的对上形成。

上级金属互连结构108可通过结构86电连接至相应的字线，如体现为导电层(146，246)，并且通过结构576和760电连接至位于存储级组件下方的驱动电路半导体装置(例如，cmos装置)710的节点(例如，源极、漏极或栅)。在一个实施方案中，驱动电路半导体装置710可包括字线解码电路装置或字线切换电路装置或者电源供电/配电电路装置。例如，半导体装置710可包括用于电偏置三维存储结构的字线(146，246)的字线切换装置。半导体装置710通过结构760、576、108和86电连接到字线(146，246)。结构576竖直延伸穿过区域500并连接到区域500上方的结构108。结构108从区域500水平延伸到结构108接触结构86的相邻区域200。从顶部观察时，结构108的示例性定位在图10b中以虚线示出。另选地或除此之外，结构576中的至少一些可包括电源带，该电源带是将驱动电路半导体装置710连接到外部电源的导电线。另选地，半导体装置710可包括位线解码电路装置、位线感测装置和/或切换电路装置，诸如电连接到位线103的读出放大器电路装置。装置710可位于基板9上，位于阵列区域100中的交替堆叠(132，146，232，246)和半导体材料层10下方和/或在区域500的底部处的交替堆叠(132，142’，232，242’)和电介质(165，265)下方。

本公开的示例性结构可包括半导体结构，该半导体结构包括：存储级组件，其位于半导体基板9上方并且包括导电层(146，246)和绝缘层(132，232)的第一部分的至少一个第一交替堆叠，并且还包括竖直延伸穿过至少一个第一交替堆叠(132，146，232，246)的存储堆叠结构55；以及多个横向伸长的接触通孔结构76，其位于相应的沟槽79内、竖直延伸穿过存储级组件并且沿着第一水平方向hd1横向延伸。多个横向伸长的接触通孔结构76的第一子集76a将至少一个交替堆叠横向划分成多个横向间隔开的块(b1、b2、b3等)。多个块包括三个相邻块的集，其依次包括沿着垂直于第一水平方向hd2的第二水平方向hd2布置的第一块b1、第二块b2和第三块b3。半导体结构还包括至少一个第二交替堆叠(132，142’，232，242’)，其邻接第二块b2并且包括电介质隔层(142’，242’)和绝缘层(132，232)的第二部分的交替层，并且电介质隔层(142’，242’)中的每一者位于与相应导电层(146，246)相同的等级处，并且每个电介质隔层(142’，242’)沿着第一水平方向hd1具有比任何下面的电介质隔层(142’，242’)更小的横向范围。半导体结构还包括至少一个直通存储级通孔结构576，其包括导电材料并且从包括存储级组件的最顶面的第一水平面hp1和包括存储级组件的最底面的第二水平面hp2竖直延伸穿过至少一个第二交替堆叠。

在一个实施方案中，至少一个直通存储级通孔结构576与存储级组件下面的下级金属互连结构780的顶面和覆盖存储级组件的上级金属互连结构108的底面接触。

在一个实施方案中，半导体结构包括：至少一个下级电介质层9，其覆盖半导体基板760；以及平面半导体材料层10，其覆盖至少一个下级电介质层760，位于存储级组件下面，并且包括电连接到存储堆叠结构55内的竖直半导体通道60的水平半导体通道58。

半导体结构还可包括位于半导体基板上的半导体装置。下级金属互连结构780电短接到半导体装置的至少一个节点，并且嵌入至少一个下级电介质层760中。在一个实施方案中，上级金属互连结构108覆盖存储级组件，电耦合到存储堆叠结构55的节点(例如，通过电容耦合在导电层(146，246)的等级处电耦合到体现为存储材料层54的部分的存储元件)，并且嵌入至少一个上级电介质层110中。

在一个实施方案中，至少一个第二交替堆叠(132，142’，232，242’)位于第二块b2的纵向端部上并且位于第一块b1的阶梯区域和第三块b3的阶梯区域之间。第一块和第三块(b1，b3)的每个阶梯区域包括梯级，在该梯级中，每个下面的导电层(146，246)沿着第一水平方向hd1比存储级组件内的任何覆盖导电层(146，246)延伸得更远。

示例性结构及其修改可包括三维存储结构。存储堆叠结构55可包括竖直nand装置的存储元件。导电层(146，246)可包括或可电连接到竖直nand装置的相应字线。半导体基板9可包括硅基板。竖直nand装置可包括硅基板上方的单片三维nand串阵列。单片三维nand串阵列的第一装置级中的至少一个存储单元位于单片三维nand串阵列的第二装置级中的另一个存储单元上方。硅基板可包含集成电路，该集成电路包括字线驱动电路和用于存储装置的位线驱动电路。单片三维nand串阵列可包括：多个半导体通道，其中多个半导体通道(58，11，60)中的每一者的至少一个端部(诸如，竖直半导体通道60)基本上垂直于半导体基板9的顶面延伸；多个电荷存储元件(如体现为位于每个字线等级处的存储材料层54的部分)，每个电荷存储元件邻近多个半导体通道(58，11，60)中的相应一者定位；以及多个控制栅极(如体现为导电层(146，246)的子集，其具有基本平行于半导体基板9的顶面(例如，沿着第一水平方向hd1)延伸的条形状)，多个控制栅极至少包括位于第一装置级中的第一控制栅极和位于第二装置级中的第二控制栅极。

位于区域500中的通孔结构576提供了与位于存储器阵列下方的驱动电路半导体装置710的电接触，以减小基板上方的整体装置尺寸/占用面积，并且利用了未在现有技术装置中充分利用的装置区域，从而降低了装置成本。通过使用用于字线切换半导体装置710和/或下部金属层的“未使用”阶梯区域500来进行字线接线连接，减少了金属层的总数量。就位于存储器阵列下方的读出放大器半导体装置710而言，实施方案的构造以最少数量的上层(例如，两层)为读出放大器路由和电源提供了额外的下部导电层。

尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域普通技术人员将想到，可对所公开的实施方案进行各种修改并且这些修改旨在落入本公开的范围内。在采用特定结构和/或构造的实施方案在本公开中示出的情况下，应当理解本公开可用功能上等同的任何其他兼容结构和/或构造来实践，前提条件是这种替代未被明确禁止或对本领域普通技术人员来说不可能以其他方式了解的。本文引用的所有出版物、专利申请和专利均全文以引用方式并入本文中。