本发明属于半导体封装领域，尤其涉及一种封装结构分析方法。
背景技术：
pop产品作为目前dram市场最先进的产品，其结构，技术领先行业其他产品很多。产品主要封装结构为几颗芯片堆叠形成，内部电路单元较boc有几倍的增加。此产品主要用于mobiledram,市场需求量巨大，产品利润较高。
pop产品主要的封装结构都是以堆叠为主，现有的分析方法只是针对简单的单层结构进行，产品内部线路单元比较简单，用现有方法对pop产品分析dcfail发生时存在很多困难。常规的分析方法是无法进行正常分析的，所以需要开发新型的分析方法。
已公开中国发明专利，公开号：cn101661929b，专利名称：芯片封装结构及堆叠式芯片封装结构，申请日：20090813，其公开了一种芯片封装结构及堆叠式芯片封装结构，其中，堆叠式封装结构具有一基板，且此基板的一侧或双侧具有一拟凹槽或一排除区。通过线路层与焊罩层的图案排列以及将芯片配置于凹陷的排除区中，可使导线高度降低以及模盖薄化，进而有效降低堆叠式芯片封装结构的厚度。此外，双面芯片封装结构适于作为行动装置中的层叠封装结构。
技术实现要素：
本发明的目的在于提供一种封装结构分析方法，包括一下步骤：
s1：先将样品按之前方式面放置检查；
s2：将样品垂直放置检查芯片层与层的线路；
s3：对有问题的部位金线标记；
s4：使用酸液进行浸泡，使问题部位暴露；
s5：放置与sem内进行最终确认，及照片留存。
本发明的有益效果为，解决了使用以往方法无法发现芯片内部线路短路的部位，更好的发现了存在于芯片内部的线路不良，推进dc不良的更快改善，推进hitech的产品生产能力，加快对高端市场的产品占有率，同时符合目前hitech对于向更先进dram发展的公司规划的需求。
具体实施方式
下面对本实用进行详细描述，本部分的描述仅是示范性和解释性，不应对本发明的保护范围有任何的限制作用。
本发明提供一种封装结构分析方法，包括以下步骤：
s1：先将样品按之前方式面放置检查；
s2：将样品垂直放置检查芯片层与层的线路；
s3：对有问题的部位金线标记；
s4：使用酸液进行浸泡，使问题部位暴露；
s5：放置与sem内进行最终确认，及照片留存。
需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
以上所述的本发明实施方式，并不构成对本发明保护范围的限定。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明的权利要求保护范围之内。
1.一种封装结构分析方法，包括以下步骤：
s1：先将样品按之前方式面放置检查；
s2：将样品垂直放置检查芯片层与层的线路；
s3：对有问题的部位金线标记；
s4：使用酸液进行浸泡，使问题部位暴露；
s5：放置与sem内进行最终确认，及照片留存。