一种反熔丝电路的制作方法

1.本发明属于半导体技术领域，特别是涉及一种反熔丝电路。


背景技术：

2.随着半导体技术的不断发展，反熔丝(anti-fuse)技术已经吸引了很多发明者、ic设计者和制造商的显著关注。反熔丝是可改变导电状态的结构，或者换句话说，反熔丝是从不导电状态改变为导电状态的电子器件。等同地，二元状态可以是响应于电应力(如编程电压或编程电流)的高电阻和低电阻中的任一种。反熔丝器件可以被布置在存储阵列中，由此形成普遍公知的一次可编程(one time programable，otp)存储器。
3.反熔丝的可编程芯片技术提供了晶体管之间的稳定导电路径，相对于常规的保险丝的熔链接方法来说，反熔丝技术通过分裂导电路径断开一个导电电路，反熔丝通过生成一个导电通道来闭合电路。利用反熔丝的导通与否，可以实现选择性地将控制电路的部分连接在一起，从而可以将先前未连接的器件使用到控制电路中；还可以利用反熔丝的导通与否实现信息存储，反熔丝作为一种新型的存储结构，与传统cmos结构存储器相比，它可以提供一种高电路密度、低功耗、非易失性编程和高可靠性、高寿命的组合；反熔丝还可以提供用于进行逻辑操作的不同的电阻值。
4.然而，现存的反熔丝电路多存在冗余字节(tailbit)过多及电流分布不稳定等问题，本发明提供一种反熔丝电路，以解决上述技术问题。


技术实现要素：

5.本发明的目的是提供一种反熔丝电路，解决了现有技术冗余字节过多及电流分布不稳定的技术问题。
6.为解决上述技术问题，本发明是通过以下技术方案实现：
7.本发明提供一种反熔丝电路，其包括：
8.多个晶体管；
9.多个电容，其中两个所述晶体管及一个所述电容串联构成一反熔丝单元，多个所述反熔丝单元形成一反熔丝阵列；
10.限流晶体管，其一端串联于所述反熔丝阵列的一端与所述电容连接；
11.控制电路，连接所述限流晶体管的另一端。
12.在本发明的一个实施例中，晶体管的数量不少于两个。
13.在本发明的一个实施例中，所述限流晶体管包括输入输出金属氧化物半导体(i/o mos)晶体管。
14.在本发明的一个实施例中，所述限流晶体管包括核心金属氧化物半导体(core mos)晶体管。
15.在本发明的一个实施例中，所述限流晶体管包括双扩散金属氧化物半导体晶体管(dmos)。
16.在本发明的一个实施例中，所述限流晶体管包括n型金属氧化物半导体晶体管或p型金属氧化物半导体晶体管。
17.在本发明的一个实施例中，所述反熔丝单元包括两个晶体管及一个电容。
18.在本发明的一个实施例中，所述反熔丝阵列至少包括两个所述反熔丝单元。
19.在本发明的一个实施例中，所述反熔丝阵列具有连接所述反熔丝单元的多条第一方向的连接线和多条第二方向的连接线。
20.在本发明的一个实施例中，所述限流晶体管的阻值介于100欧姆至10000欧姆之间。
21.在本发明的一个实施例中，所述控制电路为trim电路。
22.在本发明的一个实施例中，所述控制电路配置为控制所述限流晶体管的电路。
23.在本发明的一个实施例中，编程电压施加在所述反熔丝af端。
24.在本发明的一个实施例中，所述反熔丝单元至少包括一个所述电容。
25.在本发明的一个实施例中，所述反熔丝单元至少包括一个所述晶体管。
26.在本发明的一个实施例中，所述反熔丝电路至少包括一个所述限流晶体管。
27.本发明的一种反熔丝电路，为了解决现有技术造成的冗余字节过多及电流分布不稳定等问题，在晶体管及电容构成的反熔丝阵列一端串联限流晶体管，并使用控制电路控制所述限流晶体管的栅极电压，进而控制限流晶体管的电阻，从而改善反熔丝电路中的电流分布，使得电流分布更加清晰紧凑，减少冗余字节(tail bit)的产生，进而减少了读(read)操作时电路中“0”及“1”状态的错误判断。
28.当然，实施本发明的任一产品并不一定会同时达到以上所述的所有优点。
附图说明
29.为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
30.图1为本发明一种反熔丝电路的示意图；
31.图2为本发明电流分布图；
32.图3本发明一种反熔丝电路的示意图；
33.图4为本发明应用的一种计算机系统示意图。
34.附图中，各标号所代表的部件列表如下：
35.100-反熔丝电路，101-晶体管，102-电容，103-限流晶体管，104
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控制电路，110-反熔丝单元，120-反熔丝阵列，200-反熔丝电路，201
-ꢀ
晶体管，202-电容，203-限流晶体管，204-控制电路，210-反熔丝单元。
具体实施方式
36.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它
实施例，都属于本发明保护的范围。
37.请参阅图1所示，在本实施例中，一种反熔丝电路100至少包括多个晶体管101、多个电容102、限流晶体管103及控制电路104。
38.可选地，晶体管101例如可为nmos晶体管。
39.请参阅图1所示，两个晶体管101及一个电容102串联构成一反熔丝单元110，两个晶体管101与电容102的一端串联连接，多个反熔丝单元110形成一反熔丝阵列120。在本实施例中，限流晶体管103 连接所述电容102的另一端，即反熔丝单元110的另一端，其中，限流晶体管103包括输入输出金属氧化物半导体(i/o mos)晶体管、核心金属氧化物半导体(core mos)晶体管、双扩散金属氧化物半导体晶体管(dmos)、p型金属氧化物半导体晶体管或n型金属氧化物半导体晶体管中的任意一种。
40.可选地，所述限流晶体管103的阻值介于100欧姆至10000欧姆之间，其中，限流晶体管103的阻值可通过测量位于反熔丝单元110 上的与限流晶体管103尺寸接近的晶体管的安全电压工作区(safe operation area,soa)比较计算得来。
41.请参阅图1所示，在本实施例中，可将编程电压施加在所述反熔丝af端。
42.请参阅图1所示，在本实施例中，晶体管101的数量例如为18 个，然不限此，在其他实施例中还可为2个、4个及其他任意2的倍数。
43.请参阅图1所示，在本实施例中，两个晶体管101及一个电容 102可构成一个反熔丝单元110。在一些实施例中，还可以采用一个晶体管101及两个电容102构成一个反熔丝单元110。此外在其他一些实施例中，还可以采用一个晶体管101及一个电容102构成一个反熔丝单元110，晶体管101个数及电容102个数可以由实际需求所决定。在本实施例中，两个晶体管101与电容102的一端串联，其中，多个反熔丝单元110形成一反熔丝阵列120，其中反熔丝阵列120至少包括两个反熔丝单元110，反熔丝阵列120为m*n形式(其中m、 n可为任意正整数)，例如为如图1所示，反熔丝阵列120为3*3形式。
44.在一个实施例中，反熔丝阵列120包括晶体管101，其中，每一个晶体管101被第一方向连接线和第二方向连接线中的至少一个的电压编程。
45.请参阅图1所示，图中x方向为第一方向，图中y方向为第二方向，在本实施例中，所述第一方向连接线垂直于第二方向连接线。
46.请参阅图1所示，在本实施例中，控制电路104连接所述限流晶体管103，其中控制电路104可为trim电路，其中在本实施例中，所述trim电路控制限流晶体管103的栅极端电压，使得限流晶体管103 的电阻值介于100欧姆至10000欧姆之间，更进一步的是，其中限流晶体管103的阻值可通过测量位于反熔丝单元110上的与限流晶体管 103尺寸接近的晶体管101的安全电压工作区(safe operation area,soa)比较计算得来。
47.请参阅图2所示，在某一实施例中，例如反熔丝阵列120中选取的晶体管尺寸宽度都为0.5um，通道长度则分别为0.08um和0.12um，此时安全工作区测量曲线显示为一范围vds＝4-5v，电流在 600-1000ua之间时，反熔丝阵列会发生栅锁效应(snap-back)的现象，导致晶体管的寄生等效电路开启进入正反馈状态下的回路状态，当寄生回路触发导通后，系统整体会迅速进入低阻状态，从而导致电流电压曲线迂回呈现负阻状态，这会大大降低整体系统的工作效率，而这就需要将电流限制在在一范围，在一具体实施例中，例如为 600ua以内，且电压在一范围内，例如为5v以内，请参阅图1，可串联4000欧姆等效电阻的
pmos管，即可改善现有电流的高斯分布，使其更加紧凑清晰。
48.请再参阅图1及图2所示，在一具体实施例中，在电路反熔丝 af端施加一电压，例如为9.25v，串联4000欧姆pmos晶体管采集到的电流分布，与在电路反熔丝af端施加一电压，例如为8.5v且不串联pmos晶体管的条件采集到的电流分布相比较下，不但可以减少冗余字节(tail bit)的数目,而且还能改善电流的高斯分布，使其更加紧凑清晰，能够有效提高单次可编程嵌入式非挥发内存技术的数据保存能力，减少读(read)操作时，“0”和“1”状态的误判。
49.图3所绘示为本发明的另一实施例的反熔丝电路的电路简图，请参照图3所示，本发明的反熔丝电路200例如是由多个晶体管201及多个电容202组成所构成。以下针对由晶体管201及电容202组成的反熔丝单元210做说明。在本实施例中，以2
×
2个单元所组成的反熔丝阵列为例做说明，但是组成阵列的单元个数可依实际情况而变动，例如由64个、256个、512个单元等组成阵列。
50.请参照图3所示，在一具体实施例中，反熔丝阵列可包括多个反熔丝单元210(m1～m4)、多条选择线(例如为栅极线sg1～sg2)、多反熔丝栅极线(例如为afl1～afl4)、多条位线(例如为bl1～ bl2)。
51.请参照图3所示，在本实施例中，多条选择栅极线sg1～sg2 平行设置于基底上，基底例如是第一导电型，多条选择栅极线sg1～ sg2在行方向上(x方向)延伸。选择栅极线sg1～sg2分别连接同一行的反熔丝单元的选择栅极。举例来说，选择栅极线sg1连接多个反熔丝单元m1、m3的选择栅极；选择栅极线sg2连接多个反熔丝单元m2、m4的选择栅极。
52.请参照图3所示，在本实施例中，多条反熔丝栅极线afl1～afl4 平行设置于基底上，并在列方向上(y方向)延伸。反熔丝栅极线 afl1～afl4分别连接同一行的反熔丝单元的反熔丝栅极。举例来说，反熔丝栅极线afl1连接多个单元m1、m3的第一反熔丝栅极，反熔丝栅极线afl2连接多个单元m1、m3的第二反熔丝栅极，反熔丝栅极线afl3连接多个单元m2、m4的第一反熔丝栅极，反熔丝栅极线afl4连接多个单元m2、m4的第二反熔丝栅极。
53.请参照图3所示，在本实施例中，多条位线bl1～bl2平行设置于基底上，并在行方向(x方向)上延伸。位线bl1～bl2分别连接同一列的单元的掺杂区。举例来说，位线bl1连接多个单元m1、m2 的掺杂区；位线bl2连接多个单元m3～m4的掺杂区。
54.请参阅图3及图4所示，在本实施例中，反熔丝栅极线afl1～ afl4串联连接一限流晶体管203，其中，限流晶体管203包括输入输出金属氧化物半导体(i/o mos)晶体管、核心金属氧化物半导体 (core mos)晶体管、双扩散金属氧化物半导体晶体管(dmos)、p型金属氧化物半导体晶体管或n型金属氧化物半导体晶体管中的任意一种，可选地，在本实施例中，限流晶体管203为pmos管。在本实施例中，控制电路连接所述限流晶体管，其中控制电路204可为trim 电路，其中在本实施例中，所述trim电路控制栅极端电压，使得限流晶体管203的电阻值介于100欧姆至10000欧姆之间，更进一步的是，其中限流晶体管203的阻值可通过测量位于反熔丝单元110上的与限流晶体管203尺寸接近的晶体管的安全电压工作区(safe operation area,soa)比较计算得来。
55.本发明的反熔丝单元210可作为单次可编程的存储单元，在单次可编程的操作上，本发明是通过氧化层的破裂来完成单次的编程，所述编程电压为脉冲电压或持续电压。在本实施例中，在所述pmos 晶体管的源极和栅极施加脉冲电压，所述脉冲电压峰值为pmos晶
体管的工作电压绝对值的1～2倍，脉冲电压的频率为0.05mhz～ 1mhz，使得本发明实施例中的pmos晶体管源区和漏区的穿通速率较快，效率更高，提高了反熔丝的稳定性。需要说明的是，所述pmos 晶体管的工作电压为pmos晶体管工作在饱和区时栅极施加的电压。由于所述编程电压较低，只需利用pmos晶体管的热电子引起的穿通效应形成反熔丝结构，不需要额外形成高压晶体管，与市场工艺兼容，且工艺难度低。
56.请参阅图4所示，本发明可以应用于包括在计算系统300中的一些组件。当启动计算系统300时，本发明构思的上述实施例可用于设置存储系统301或ram 302的操作环境。存储系统301和ram 302 的每个包括反熔丝电路，并且当存储系统301或ram 302最初地被驱动时，存储在反熔丝电路中的信息被读出并被用于设置操作环境。可以使用各种形式的封装来安装根据本发明构思的半导体器件和/或系统。例如，半导体器件和/或系统可以通过使用如下的封装(而不限于此)被安装：pop(package on package，层叠封装)、球栅阵列(ball grid array，bga)、芯片尺寸封装(chip scale package，csp)、塑料带引线芯片载体(plastic leaded chip carrier，plcc)、塑料双列直插封装 (plastic dual in-line package，pdip)、晶片中管芯封装(die in waffle pack)、晶片中管芯形式(die inwaferform)、板上芯片(chip on board， cob)、陶瓷双列直插封装(ceramic dual in-line package，cerdip)、塑料四方扁平封装(metric quad flat pack，mqfp)、薄型四方扁平封装(thin quadflatpack，tqfp)、小外型集成电路(small outline ic， soic)、收缩型小外型封装(shrink small outline package，ssop)、薄型小外型封装(thin small outline，tsop)、系统级封装(system in package，sip)、多芯片封装(multi chip package，mcp)、晶片级制作封装(wafer-level fabricated package，wfp)、晶片级堆叠封装(wafer-level processed stack package，wsp)，等等。
57.以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。