一种抗位移辐射加固的MOS栅控晶闸管的制作方法

本发明属功率器件技术领域，具体涉及一种抗位移辐射加固的mos栅控晶闸管。

背景技术：

mos栅控晶闸管(moscontrolledthyristor，简称：mct)具有电流密度大，无电流饱和效应，开态功耗低，开启速度快等优点，广泛应用于脉冲功率领域，如卫星装置能源管理系统等。空间辐射条件下，电子学产品面临高能电子、质子和重离子等射线的辐照，这些射线“轰击”电子学器件后，使得半导体材料的晶格离位，引入位移缺陷，影响载流子行为，使得器件电参数劣化，危机电子学系统/装置的安全性。mos栅控晶闸管的抗位移辐射损伤加固，对提升卫星装置的在轨可靠性具有重要意义。

mos栅控晶闸管为复合型器件，其等效电路主要包括四种基本结构，如图2所示，开启mos结构(on-mos)、关断mos结构(off-mos)、上部三极管结构(upper-bjt)和下部三极管(lower-bjt)。mos栅控晶闸管的工作原理是：栅电极高于on-mos阈值电压后，载流子从金属阴极注入衬底，upper-bjt和lower-bjt进入正向放大状态，对常规器件，upper-bjt和lower-bjt(共基)直流增益之和大于1，即αupper+αlower≥1，upper-bjt和lower-bjt相互放大，触发正反馈，器件开启，进入晶闸管工作模式。栅电极施加的电压，高于off-mos阈值电压后，off-mos开启，通过沟道从第二掺杂阱区抽取衬底区的载流子，破坏晶闸管内部正反馈，使器件关断。

位移缺陷是有效的(少子)载流子复合/俘获中心，使得三极管结构的直流增益减小。当位移辐照强度足够大，upper-bjt和lower-bjt直流增益之和小于1，即αupper+αlower<1，内部晶闸管的闩锁条件不满足，器件不能进入晶闸管模式，电阻的增大2-3个量级，出现电流饱和效应，器件失效。三极管结构的位移损伤与基区宽度的平方呈正比，通常而言，upper-bjt和lower-bjt的基区均较宽，分别达到10-20μm和300-600μm，明显大于小信号三极管(2～5μm)，因此mos栅控晶闸管对位移损伤较为敏感。当器件工作在正向阻断模式，upper-bjt和lower-bjt的基区构成的pn结，需承受高压，受耐压要求，基区宽度无法减小，限制了器件的耐受位移辐射的能力。

中国专利文献库公开了“一种具有高电流上升率的栅控晶闸管”(申请号：201710706916.2)、“一种防止关断失效的栅控晶闸管器件”(申请号：201710707119.6)、“一种沟槽栅mos控制晶闸管及其制作方法”(申请号：201810977983.2)、“一种mos栅控晶闸管及其制造方法”(申请号：201911037622.0)。这些专利均专注于提升mos栅控晶闸管的常规电学性能，尚未关注和讨论，器件的抗辐射性能。

技术实现要素：

本发明所要解决的，就是针对上述问题，提出一种抗位移辐射加固的mos栅控晶闸管，以提升器件在辐射环境中的使用寿命。

为实现上述发明目的，本发明技术方案如下：

一种抗位移辐射加固的mos栅控晶闸管，自上而下包括金属阴极1、第一阱区5、第二阱区6、衬底7、第三阱区8、阳极掺杂层9和金属阳极10；

栅极2、栅氧化层3、阴极掺杂区4、第一阱区5、第二阱区6、衬底7、第三阱区8和阳极掺杂层9构成器件的半导体芯片；所述的金属阴极1与半导体芯片的上端面接触；所述的阴极掺杂区4位于第一阱区5的内部左右两侧；所述的第一阱区5位于第二阱区6的内部；所述的第二阱区6位于衬底7的内部；所述的阴极掺杂区4、第一阱区5、第二阱区6和衬底7的部分区域裸露在半导体芯片的上端面；所述的半导体芯片为左右对称结构，金属阴极1、栅极2、栅氧化层3、阴极掺杂区4、第一阱区5、第二阱区6、衬底7、第三阱区8、阳极掺杂层9和金属阳极10都关于半导体芯片中心左右对称，所述的金属阴极1与半导体芯片的上端面的内部区域接触，栅氧化层3与半导体芯片的上端面的外部区域接触；所述的金属阴极1，与阴极掺杂区4和第一阱区5的部分表面区域接触；所述的栅氧化层3，与衬底7和第二阱区6的表面区域接触，并与阴极掺杂区4和第一阱区5的部分表面接触；所述的栅极2置于栅氧化层3的内部；所述的栅极2覆盖衬底7和第二阱区6的表面区域，并覆盖阴极掺杂区4和第一阱区5的部分表面区域；所述的栅极2与金属阴极1不接触；

所述的阳极掺杂层9和第三阱区8的部分区域裸露在芯片下端面；所述的金属阳极10与半导体芯片的下端面接触；

所述的第一阱区5、衬底7和第三阱区8掺有同种类型的杂质，所述的阴极掺杂区4、第二阱区6和金属阳极10掺有另一种类型的杂质。

作为优选方式，所述的第二阱区6与金属阳极10短接，即采用阳极短路结构，抑制器件下部三极管的直流增益，使得在栅极开路或零栅压条件下，器件内部晶闸管的闩锁条件不满足，器件能够承受正向高压。

作为优选方式，所述的第二阱区6为缓变掺杂区，从半导体芯片上表面至芯片内部，第二阱区6中的掺杂浓度逐渐减小。

作为优选方式，所述的第三阱区8为高掺杂区，掺杂浓度高于上部的衬底7；所述的第三阱区8为缓变掺杂区，从半导体芯片下表面至芯片内部，第三阱区8中的掺杂浓度逐渐减小。

作为优选方式，所述的衬底7为低掺杂区，衬底7的掺杂浓度为10¹³-10¹⁴cm^-3，器件正向阻断条件下，能承受电压。

作为优选方式，高掺杂区的掺杂浓度为10¹⁵-10¹⁷cm^-3。

本发明的有益效果为：通过设计缓变掺杂的第二阱区和第三阱区，在器件上部和下部的三极管结构的基区引入内建电场，加速少子输运，使得三极管直流增大，实现器件的抗位移辐射加固；通过设计低掺杂的衬底层，使得器件能够耐受正向高压；利用阳极短路结构，抑制器件下部三极管的直流增益，实现了在栅极开路或零栅压条件下，器件能够耐受正向高压。实施例结果表明，本发明可将mos栅控晶闸管的抗位移辐射损伤能力提升数倍，而不明显减小器件常规电学性能。

附图说明

图1是本发明提供的一种抗辐射加固的mos栅控晶闸管的结构示意图；

图2是本发明实施例提供的n型mos栅控晶闸管示意图；

图3是本发明提供的一种抗辐射加固的mos栅控晶闸管内部的掺杂浓度分布；

图中，1为金属阴极，2为栅极，3为栅氧化层，4为阴极掺杂区，5为第一阱区，6为第二阱区，7为衬底，8为第三阱区，9为阳极掺杂层，10为金属阳极。

具体实施方式

图2是本发明实施例提供的n型mos栅控晶闸管示意图；图2中标出了器件等效电路中的四种基本结构，开启mos结构(on-mos)、关断mos结构(off-mos)、上部三极管结构(upper-bjt)和下部三极管(lower-bjt)。

图3是本发明提供的一种抗辐射加固的mos栅控晶闸管内部的掺杂浓度分布；图3中的横坐标数字与图1中数字对应，表示器件内部的区域。

如图1所示，本实施例提供一种抗位移辐射加固的mos栅控晶闸管，自上而下包括金属阴极1、第一阱区5、第二阱区6、衬底7、第三阱区8、阳极掺杂层9和金属阳极10；

栅极2、栅氧化层3、阴极掺杂区4、第一阱区5、第二阱区6、衬底7、第三阱区8和阳极掺杂层9构成器件的半导体芯片；所述的金属阴极1与半导体芯片的上端面接触；所述的阴极掺杂区4位于第一阱区5的内部左右两侧；所述的第一阱区5位于第二阱区6的内部；所述的第二阱区6位于衬底7的内部；所述的阴极掺杂区4、第一阱区5、第二阱区6和衬底7的部分区域裸露在半导体芯片的上端面；所述的半导体芯片为左右对称结构，金属阴极1、栅极2、栅氧化层3、阴极掺杂区4、第一阱区5、第二阱区6、衬底7、第三阱区8、阳极掺杂层9和金属阳极10都关于半导体芯片中心左右对称，所述的金属阴极1与半导体芯片的上端面的内部区域接触，栅氧化层3与半导体芯片的上端面的外部区域接触；所述的金属阴极1，与阴极掺杂区4和第一阱区5的部分表面区域接触；所述的栅氧化层3，与衬底7和第二阱区6的表面区域接触，并与阴极掺杂区4和第一阱区5的部分表面接触；所述的栅极2置于栅氧化层3的内部；所述的栅极2覆盖衬底7和第二阱区6的表面区域，并覆盖阴极掺杂区4和第一阱区5的部分表面区域；所述的栅极2与金属阴极1不接触；

所述的阳极掺杂层9和第三阱区8的部分区域裸露在芯片下端面；所述的金属阳极10与半导体芯片的下端面接触；

所述的第一阱区5、衬底7和第三阱区8掺有同种类型的杂质，所述的阴极掺杂区4、第二阱区6和金属阳极10掺有另一种类型的杂质。

所述的第二阱区6与金属阳极10短接，即采用阳极短路结构，抑制器件下部三极管的直流增益，使得在栅极开路或零栅压条件下，器件内部晶闸管的闩锁条件不满足，器件能够承受正向高压。

所述的第二阱区6为缓变掺杂区，从半导体芯片上表面至芯片内部，第二阱区6中的掺杂浓度逐渐减小。

所述的第三阱区8为高掺杂区，掺杂浓度高于上部的衬底7；所述的第三阱区8为缓变掺杂区，从半导体芯片下表面至芯片内部，第三阱区8中的掺杂浓度逐渐减小。

所述的衬底7为低掺杂区，衬底7的掺杂浓度为10¹³-10¹⁴cm^-3，器件正向阻断条件下，能承受电压。

本实施例中高掺杂区的掺杂浓度为10¹⁵-10¹⁷cm^-3。

本发明的要旨在于提高一种具有抗辐射加固的mos栅控晶闸管，栅控晶闸管器件可以是p型栅控晶闸管器件，也可以是n型栅控晶闸管器件。本实施例中，mos栅控晶闸管为n型。

如图2所示，本实施例中，mos栅控晶闸管为n型。第一阱区5、衬底7和第三阱区8掺n型杂质。阴极掺杂区4、第二阱区6和阳极掺杂层9掺p型杂质。阴极掺杂区4、第一阱区5、衬底7和阳极掺杂层9的掺杂浓度分别为1.0×10¹⁹cm^-3，1.0×10¹⁸cm^-3、1.0×10¹⁴cm^-3和1.0×10¹⁹cm^-3。第二阱区6中靠近半导体芯片上表面和芯片内部的掺杂浓度分别为1.0×10¹⁷cm^-3和1.0×10¹⁴cm^-3。第三阱区8中靠近半导体芯片下表面和芯片内部的掺杂浓度分别为1.0×10¹⁷cm^-3和1.0×10¹⁵cm^-3。第二阱区6、衬底7和第三阱区8的厚度分别为20μm、144μm和20μm。金属阴极1和金属阳极11为铝电极，栅极2为硅电极。栅氧3在栅极2下方的厚度为50nm。

经过上述实施由，器件的正向击穿电压约为1840v，在阳极电流为约1.2ma时器件触发，触发延迟约80ns，电流上升速率约为25ka/μs，阳极电流15a条件下的正向压降约为1.9v，能够耐受的1mev中子等效辐照注量约为9.0×10¹³cm^-2。同等级商用器件中，第二阱区6、衬底7和第三阱区8的厚度分别为20μm、620μm和0μm，第二阱区6和衬底7均为均匀掺杂，掺杂浓度分别为1.0×10¹⁶cm^-3和1.0×10¹⁴cm^-3，指标分别为：击穿电压约为1860v，在阳极电流为约1.0ma时器件触发，触发延迟约50ns，电流上升速率约为30ka/μs，阳极电流15a条件下的正向压降约为1.6v，能够耐受的1mev中子等效辐照注量约为1.5×10¹³cm^-2。因此，本实施例，使得器件抗位移辐射能力提升约6倍，而常规电学特性无明显减小。

以n型mct为例，说明本发明的工作原理：

本发明提供了一种抗位移辐射加固的mos栅控晶闸管器件，通过设计低掺杂的衬底7，使得器件能够耐受正向高压；利用阳极短路结构，抑制器件下部三极管的直流增益，实现了在栅极开路或零栅压条件下，器件能够耐受正向高压。设计了缓变掺杂的第二阱区6和第三阱区8，引入内建电场，加速少子输运，使得上部三极管结构和下部三极管的增益增大，器件对位移辐射的敏感性降低，器件抗位移辐射性能提升。

以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。