电子封装件及其制法的制作方法

1.本发明有关一种电子封装件及其制法，尤指一种具有辅助功能元件的电子封装件及其制法。


背景技术：

2.随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势，例如，将集成稳压器(ivr)等辅助功能元件嵌入高性能处理器中，以提高效率，如开关频率、降低功耗，且可提高可靠性，甚至降低制作成本。同时，目前应用于芯片封装领域的技术，包含有例如芯片尺寸构装(chip scale package，简称csp)、芯片直接贴附封装(direct chip attached，简称dca)或多芯片模块封装(multi-chip module，简称mcm)等覆晶型态的封装模块，或将芯片立体堆叠化整合为三维集成电路(3d ic)芯片堆叠技术等。
3.图1为现有三维集成电路芯片堆叠的封装结构1的剖面示意图。如图1所示，该封装结构1包括一硅中介板(through silicon interposer，简称tsi)1a，其具有一硅板体10及多个形成于其中的导电硅穿孔(through-silicon via，简称tsv)101，且该硅板体10的表面上形成有一电性连接该导电硅穿孔101的线路重布结构(redistribution layer，简称rdl)。具体地，该线路重布结构包含一介电层11及一形成于该介电层11上的线路层12，且该线路层12电性连接该导电硅穿孔101，并形成一绝缘保护层13于该介电层11与该线路层12上，且该绝缘保护层13外露部分该线路层11，以结合多个焊锡凸块14。
4.此外，可先形成另一绝缘保护层15于该硅板体10上，且该绝缘保护层15外露该些导电硅穿孔101的端面，以结合多个焊锡凸块16于该些导电硅穿孔101的端面上，且该焊锡凸块16电性连接该导电硅穿孔101，其中，可选择性于该导电硅穿孔101的端面上形成供接置该焊锡凸块16的凸块底下金属层(under bump metallurgy，简称ubm)160。
5.另外，该封装结构1还包括一封装基板19，供该硅中介板1a经由该些焊锡凸块16设于其上，使该封装基板19电性连接该些导电硅穿孔101，且以底胶191包覆该些第二导电元件16。
6.另外，该封装结构1还包括多个系统单芯片(system-on-chip，简称soc)型半导体芯片17，其设于该些焊锡凸块14上，使该半导体芯片17电性连接该线路层12，且以底胶171包覆该些焊锡凸块14，并形成封装材18于该封装基板19上，以令该封装材18包覆该半导体芯片17与该硅中介板1a。
7.于后续应用中，该封装结构1可形成多个焊球192于该封装基板19的下侧，以接置于一电路板1’上。
8.早期商品化产品中，是将一如稳压器(ivr)的辅助功能元件1b’直接安装于该电路板1’上，但此方法将造成终端产品的体积无法达到轻薄短小的要求，且该辅助功能元件1b’与该封装结构1的距离过远，造成与其相关电性连接的半导体芯片17传递信号的路径过远，导致电性功能下降，致使功耗随之增加。
9.因此，业界遂将该辅助功能元件1b整合至与该封装基板19的下侧，以缩短该辅助
功能元件1b与该半导体芯片17之间的传输距离，借此缩减该电路板1’的表面积及体积。
10.然而，随着消费市场需求，现今终端产品的功能需求越加繁多，故接置于该封装基板19上的半导体芯片17越来越多，因而与其配合的辅助功能元件1b的需求量大增，致使该封装基板19的下侧并无多余空间配置更多辅助功能元件1b，导致单一封装结构1已无法符合现今终端产品相关轻薄短小、低功耗、高电性效能等需求。
11.此外，虽可将该辅助功能元件1b整合于该半导体芯片17中，但需重新设计该封装结构1，不仅增加制作成本，且需扩增该半导体芯片17的尺寸，因而难以符合微小化的需求。
12.因此，如何克服上述现有技术的种种问题，实已成为目前业界亟待克服的难题。


技术实现要素：

13.鉴于上述现有技术的种种缺陷，本发明提供一种电子封装件，包括：包覆层，其具有相对的第一表面与第二表面；多个导电柱，其嵌埋于该包覆层中；以及电子结构，其嵌埋于该包覆层中且包括：一电子主体，其具有相对的第一侧与第二侧，并包含有一基部与一形成于该基部上的线路部，以令该基部定义出该第二侧，而该线路部则定义出该第一侧，且该基部中具有多个电性连接该线路部并外露出该第二侧的导电穿孔；多个第一导电体，其形成于该电子主体的第一侧上以电性连接该线路部；多个第二导电体，其形成于该电子主体的第二侧上以电性连接该导电穿孔；一结合层，其形成于该电子主体的第一侧上以包覆该第一导电体；及一绝缘层，其形成于该电子主体的第二侧上以包覆该第二导电体。
14.本发明还提供一种电子封装件的制法，包括：提供一电子主体，其具有相对的第一侧与第二侧，并包含有一基部与一形成于该基部上的线路部，以令该基部定义出该第二侧，而该线路部则定义出该第一侧，且该基部中具有多个电性连接该线路部并外露出该第二侧的导电穿孔；于该电子主体的第一侧及第二侧上分别形成多个第一导电体及第二导电体，以令该第一导电体电性连接该线路部，而该第二导电体电性连接该导电穿孔，且于该电子主体的第一侧与第二侧上分别形成结合层与绝缘层，使该结合层包覆该第一导电体，且该绝缘层包覆该第二导电体，以形成电子结构；将该电子结构以其结合层设于一承载板上，且于该承载板上形成有多个导电柱；形成包覆层于该承载板上，以包覆该电子结构与导电柱，其中，该包覆层具有相对的第一表面与第二表面，且该包覆层以其第一表面结合该承载板；以及移除该承载板。
15.前述的电子封装件及其制法中，该电子主体的基部为硅材。
16.前述的电子封装件及其制法中，该第一导电体为金属柱或焊锡材料。
17.前述的电子封装件及其制法中，该电子结构于设于该承载板上前，令该第一导电体上形成有辅助导电体，且该结合层包覆该辅助导电体。
18.前述的电子封装件及其制法中，该电子结构于设于该承载板上前，该第一导电体外露出该结合层。
19.前述的电子封装件及其制法中，该包覆层的第二表面齐平该导电柱的端面、该绝缘层或该第二导电体。
20.前述的电子封装件及其制法中，该导电柱的端面、该绝缘层或该第二导电体外露出该包覆层的第二表面。
21.前述的电子封装件及其制法中，还包括于移除该承载板后，形成线路结构于该包
覆层的第一表面上，以令该线路结构电性连接该电子结构及多个导电柱。例如，该第一导电体经由导电凸块电性连接该线路结构。
22.前述的电子封装件及其制法中，还包括于移除该承载板后，形成多个导电元件于该包覆层的第一表面上，以令该多个导电元件电性连接该导电柱及/或该第一导电体。
23.前述的电子封装件及其制法中，还包括形成线路结构于该包覆层的第二表面上，以令该线路结构电性连接该导电柱与该第二导电体。例如，还包括于该线路结构上接置电子元件，以令该电子元件电性连接该线路结构。
24.前述的电子封装件及其制法中，还包括将电子元件接置于该包覆层的第二表面上，以令该电子元件电性连接该第二导电体及/或该导电柱。
25.前述的电子封装件及其制法中，还包括将多个电子元件接置于该包覆层的第二表面上，且该多个电子元件的至少两者电性连接该第二导电体，以令该电子结构作为至少两该电子元件的电性接桥元件。
26.由上可知，本发明的电子封装件及其制法中，主要经由将该电子结构作为辅助功能元件并嵌埋于该包覆层中以近距离配合该电子元件，故相比于现有技术，本发明无需重新设计该电子封装件，因而能大幅节省制作成本，且无需扩增该电子元件的尺寸，以利于满足微小化的需求，并有利于呈现高电性效能。
附图说明
27.图1为现有封装结构的剖视示意图。
28.图2a至图2g为本发明的电子封装件的制法的第一实施例的剖视示意图。
29.图2g’及图2g”为图2g的其它实施例的剖视示意图。
30.图2h为图2g的后续制程的剖视示意图。
31.图3a至图3f为本发明的电子封装件的制法的第二实施例的剖视示意图。
32.图3f’为图3f的另一实施例的剖视示意图。
33.附图标记说明
34.1:封装结构
[0035]1’
:电路板
[0036]
1a:硅中介板
[0037]
1b,1b’:辅助功能元件
[0038]
10:硅板体
[0039]
101:导电硅穿孔
[0040]
11:介电层
[0041]
12:线路层
[0042]
13,15,203:绝缘保护层
[0043]
14,16:焊锡凸块
[0044]
160:凸块底下金属层
[0045]
17:半导体芯片
[0046]
171,191,292:底胶
[0047]
18:封装材
[0048]
19:封装基板
[0049]
192:焊球
[0050]
2,2’,2”,3,3’:电子封装件
[0051]
2a:整版面晶圆体
[0052]
2b,3b:电子结构
[0053]
20,26:线路结构
[0054]
200,260:介电层
[0055]
201,261:线路重布层
[0056]
21:电子主体
[0057]
21’:基部
[0058]
21”:线路部
[0059]
21a:第一侧
[0060]
21b:第二侧
[0061]
210:导电穿孔
[0062]
211:钝化层
[0063]
212:线路层
[0064]
22,291:导电凸块
[0065]
220:表面处理层
[0066]
23:导电柱
[0067]
23b:端面
[0068]
24:结合层
[0069]
25:包覆层
[0070]
25a:第一表面
[0071]
25b:第二表面
[0072]
27:导电元件
[0073]
28:绝缘层
[0074]
280a,380:第一导电体
[0075]
280b:第二导电体
[0076]
280c:辅助导电体
[0077]
29:电子元件
[0078]
29a:作用面
[0079]
29b:非作用面
[0080]
290:电极垫
[0081]
300:开口
[0082]
8:布线板件
[0083]
9:承载板
[0084]
90:离形层
[0085]
91:粘着层
[0086]
l,s:切割路径
[0087]
t:封装部。
具体实施方式
[0088]
以下经由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
[0089]
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、“第三”、“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
[0090]
图2a至图2g为本发明的电子封装件2的制法的第一实施例的剖面示意图。
[0091]
如图2a所示，提供一整版面晶圆体2a，其包含多个阵列排列的电子主体21，且该电子主体21具有相对的第一侧21a与第二侧21b。接着，形成多个第一导电体280a与第二导电体280b于该电子主体21的第一侧21a与第二侧21b上，并于各该第一导电体280a上形成辅助导电体280c，且分别形成结合层24与绝缘层28于该电子主体21的第一侧21a与第二侧21b上，使该结合层24包覆该些第一导电体280a与辅助导电体280c，而该绝缘层28包覆第二导电体280b。
[0092]
于本实施例中，该电子主体21为主动元件，如半导体芯片，其具有一硅材基部21’与一形成于该基部21’上的线路部21”，且该基部21’中具有多个外露出该基部21’的导电穿孔210，如导电硅穿孔(through-silicon via，简称tsv)，以电性连接该线路部21”。例如，该线路部21”包含至少一钝化层211及结合该钝化层211的线路层212，以令该线路层212电性连接该导电穿孔210。具体地，该基部21’定义出该第二侧21b，且该线路部21”定义出该第一侧21a。应可理解地，有关具有该导电穿孔210的主动元件的结构样式繁多，并无特别限制。
[0093]
此外，各该导电穿孔210的外露两端分别接触该线路层212与第二导电体280b，以令该些第一导电体280a与第二导电体280b电性连接该线路层212与导电穿孔210。例如，可进行薄化制程，如经由研磨方式，移除该电子主体21的第二侧21b(或该基部21’)的部分材料，以令该导电穿孔210外露出该第二侧21b，供接触该第二导电体280b。
[0094]
另外，该第一导电体280a与第二导电体280b为如铜柱的金属柱，且该辅助导电体280c为包含焊锡材料的凸块体。
[0095]
另外，该结合层24的组成不同于该绝缘层28的组成。例如，该结合层24为膏状物(加热可呈熔融状)，如非导电膜(non-conductive film，简称ncf)，且该绝缘层28为介电材或钝化材。
[0096]
如图2b所示，沿如图2a所示的切割路径l进行切单制程，以获取多个电子结构2b。接着，提供一设有介电层200的承载板9，且于该介电层200上形成有多个导电凸块22及多个导电柱23，以将至少一电子结构2b设于该些导电凸块22上。
[0097]
于本实施例中，该介电层200的材料如聚对二唑苯(polybenzoxazole，简称pbo)、聚酰亚胺(polyimide，简称pi)、预浸材(prepreg，简称pp)或其它等的介电材，且该导电凸
块22为如铜柱、焊锡球等金属凸块。
[0098]
此外，该承载板9例如为半导体材料(如硅或玻璃)的板体，其上可依需求依序形成有一离形层90与一粘着层91，以供该介电层200设于该粘着层91上。
[0099]
另外，该导电柱23以电镀方式形成于该介电层200上，且形成该导电柱23的材料为如铜的金属材或焊锡材。
[0100]
另外，该电子结构2b经由热压方式以其结合层24压合于该介电层200上，使该辅助导电体280c结合该导电凸块22，以令该些导电凸块22电性连接该电子结构2b。例如，该结合层24包覆该些导电凸块22，且该导电凸块22上可形成一表面处理层220，如镍/金(ni/au)、镍/钯/金(ni/pd/au)或有机保焊剂(osp)，以利于接合该辅助导电体280c。
[0101]
如图2c所示，形成一包覆层25于该介电层200上，以令该包覆层25包覆该电子结构2b与该些导电柱23，其中，该包覆层25具有相对的第一表面25a与第二表面25b，且其以第一表面25a结合该介电层200。接着，经由整平制程，使该包覆层25的第二表面25b齐平该导电柱23的端面23b与该电子结构2b的绝缘层28(或该第二导电体280b的端面)，令该导电柱23的端面23b与该电子结构2b的绝缘层28(或该第二导电体280b的端面)外露出该包覆层25的第二表面25b。
[0102]
于本实施例中，该包覆层25为绝缘材，如环氧树脂的封装胶体，其可用压合(lamination)或模压(molding)的方式形成于该介电层200上。
[0103]
此外，该整平制程经由研磨方式，移除该导电柱23的部分材料、该电子结构2b的绝缘层28(或该第二导电体280b)的部分材料与该包覆层25的部分材料。
[0104]
如图2d所示，形成一线路结构26于该包覆层25的第二表面25b上，且令该线路结构26电性连接该些导电柱23与该电子结构2b的第二导电体280b。
[0105]
于本实施例中，该线路结构26包括多个介电层260、及设于该介电层260上的多个线路重布层(rdl)261，且最外层的绝缘层260可作为防焊层，以令最外层的线路重布层261部分外露出该防焊层。或者，该线路结构26亦可仅包括单一介电层260及单一线路重布层261。
[0106]
此外，形成该线路重布层261的材料为铜，且形成该介电层260的材料为如聚对二唑苯(pbo)、聚酰亚胺(pi)、预浸材(pp)或其它等的介电材。
[0107]
如图2e所示，移除该承载板9及其上的离形层90与粘着层91，以外露该介电层200，使该导电柱23与该导电凸块22外露于该介电层200。
[0108]
于本实施例中，该包覆层25、电子结构2b与该些导电柱23可作为封装部t，其可依需求包含该线路结构26。
[0109]
如图2f所示，于最外层的线路重布层261上接置至少一电子元件29，且可形成多个如焊球的导电元件27于该包覆层25的第一表面25a上，以令该多个导电元件27电性连接该导电柱23及/或该电子结构2b的第一导电体280a。
[0110]
于本实施例中，可将该介电层200制作成另一线路结构20，其包含多个介电层200,200’与设于该介电层200,200’上的线路重布层(rdl)201。例如，形成该线路重布层201的材料为铜，且形成该介电层200,200’的材料如聚对二唑苯(polybenzoxazole，简称pbo)、聚酰亚胺(polyimide，简称pi)、预浸材(prepreg，简称pp)或其它等的介电材，并可形成一如防焊层的绝缘保护层203于该介电层200’上，且于该绝缘保护层203上形成多个开孔，以令该
线路重布层201外露出该些开孔，从而供结合该导电元件27，使该导电元件27经由该线路结构20电性连接该导电柱23及/或该第一导电体280a。
[0111]
此外，该电子元件29为主动元件、被动元件或其二者组合等，其中，该主动元件例如为半导体芯片，且该被动元件为例如电阻、电容及电感。例如，该电子元件29为半导体芯片，如系统单芯片(system-on-chip，简称soc)型的功能芯片，其具有相对的作用面29a与非作用面29b，且以其作用面29a的电极垫290经由多个如焊锡材料的导电凸块291采用覆晶方式设于该线路重布层261上并电性连接该线路重布层261，并以底胶292包覆该些导电凸块291；或者，该电子元件29以其非作用面29b设于该线路结构26上，并可经由多个焊线(图略)以打线方式电性连接该线路重布层261；亦或通过如导电胶或焊锡等导电材料(图略)电性连接该线路重布层261。然而，有关该电子元件29电性连接该线路重布层261的方式不限于上述。
[0112]
如图2g所示，沿图中所示的切割路径s对该封装部t进行切单制程，以获取该电子封装件2，且于后续制程中，如图2h所示，该电子封装件2可经由该些导电元件27接置于一布线板件8上侧，如有机材板体(如具有核心层与线路的封装基板(substrate)或具有线路的无核心层式(coreless)封装基板)或无机材板体(如硅板材)，且该布线板件8下侧可接置于一如电路板的电子装置(图未示)上。
[0113]
此外，于另一实施例中，如图2g’所示的电子封装件2’，可依需求省略该线路结构26的制作。例如，将多个电子元件29,29’接置于该包覆层25的第二表面25b上，以令各该电子元件29,29’电性连接该第二导电体280b及/或该导电柱23。具体地，该电子元件29,29’采用覆晶方式经由该些导电凸块291接置于该电子结构2b的第二导电体280b与该导电柱23上，以电性连接该第二导电体280b与该导电柱23，且该底胶292接触该包覆层25的第二表面25b。
[0114]
或者，于其它实施例中，如图2g”所示的电子封装件2”，可依需求省略该线路结构20的制作。例如，将多个导电元件27结合于该导电凸块22与该导电柱23上，以令各该导电元件27电性连接该第一导电体280a及/或该导电柱23。
[0115]
因此，本发明的制法经由将作为辅助功能元件的电子结构2b嵌埋于该包覆层25中以对接该电子元件29,29’，以利于配合不同功能的电子元件29,29’，故本发明的制法无需重新设计该电子封装件2,2’，因而能大幅节省制作成本，且无需扩增该电子元件29,29’的尺寸，以利于满足微小化的需求。
[0116]
此外，本发明的电子结构2b与该电子元件29,29’之间的电性传输距离可最短化(无需经过封装基板或电路板)，以利于降低损耗及缩小该电子封装件2,2’的尺寸，并提升电性效能。
[0117]
另外，本发明的电子元件29,29’的部分电性功能(如电源或接地)经由导电柱23作为电性传输路径，因而本发明无需制作大面积的中介板，故相比于现有技术，本发明能有效降低生产成本。
[0118]
另外，当该包覆层25的第二表面25b上接置多个电子元件29,29’时，如图2g’或图2g”所示，该些电子元件29,29’的至少两者电性连接该第二导电体280b，使该电子结构2b作为该至少两电子元件29,29’的电性接桥元件，以增加该些电子元件29,29’的接点数量(即增加该电子封装件2’的功能)。
[0119]
图3a至图3f为本发明的电子封装件3的制法的第二实施例的剖面示意图。本实施例与第一实施例的差异在于电子结构3b的导电体的样式，其它制程大致相同，故以下仅说明相异处，而不再赘述相同处。
[0120]
如图3a所示，提供一电子结构3b，其电子主体21的第一侧21a形成有多个第一导电体380，使结合层24包覆该些第一导电体380。
[0121]
于本实施例中，该第一导电体380为长柱状，且形成该第一导电体380的材料为如铜的金属材或焊锡材。
[0122]
如图3b所示，参照图2b所示的制程，将该电子结构3b经由热压方式以其结合层24压合于介电层200上，且该介电层200上无需形成导电凸块22。
[0123]
于本实施例中，省略第一实施例的辅助导电体280c及导电凸块22的制作，故该第一导电体380外露出该结合层24，且该介电层200可形成一外露该粘着层91的开口300，如图3a所示，以令该电子结构3b对准该开口300而接置于该承载件9上。例如，以研磨方式整平该结合层24，令该第一导电体380的端面齐平该结合层24的表面，使该第一导电体380外露出该结合层24。
[0124]
如图3c所示，参照图2c所示的制程，形成该包覆层25以包覆该电子结构3b及该些导电柱23，并进行整平制程。
[0125]
如图3d所示，参照图2d所示的制程，形成该线路结构26于该包覆层25上。
[0126]
如图3e及图3f所示，参照图2e至图2g所示的制程，移除该承载板9及其上的离形层90与粘着层91，且于该线路结构26上接置至少一电子元件29，并将多个导电元件27结合于该第一导电体380与该导电柱23上，以获取电子封装件3，且令该导电元件27电性连接该第一导电体380。
[0127]
于本实施例中，于移除该承载板9及其上的离形层90与粘着层91后，可经由研磨方式整平该介电层200，如移除该介电层200的部分材料、该结合层24的部分材料、该第一导电体380的部分材料及该导电柱23的部分材料(甚至完全移除该介电层200，且移除该包覆层25的部分第一表面25a)，令该导电柱23的端面与该第一导电体380的端面齐平该结合层24的表面与该介电层200(或如图3e所示的包覆层25的第一表面25a)。
[0128]
此外，如图3f’所示的电子封装件3’，可于该包覆层25的第一表面25a上制作另一线路结构20，其包含介电层200,200’与设于该介电层200,200’上的线路重布层(rdl)201，并可形成该绝缘保护层203于该介电层200’上，且于该绝缘保护层203上形成多个开孔，以令该线路重布层201外露出该些开孔，从而供结合该导电元件27，使该导电元件27经由该线路结构20电性连接该导电柱23及/或该第一导电体380。应可理解地，亦可于图3f所示的包覆层25的第一表面25a上制作另一线路结构，故有关该包覆层25的第一表面25a上的线路结构的样式可依需求设计，如介电层中埋设导电盲孔，并无特别限制。
[0129]
因此，本发明的制法经由将作为辅助功能元件的电子结构3b嵌埋于该包覆层25中以对接该电子元件29,29’，以利于配合不同功能的电子元件29,29’，故本发明的制法无需重新设计该电子封装件3,3’，因而能大幅节省制作成本，且无需扩增该电子元件29,29’的尺寸，以利于满足微小化的需求。
[0130]
此外，本发明的电子结构3b与该电子元件29,29’之间的电性传输距离可最短化(无需经过封装基板或电路板)，以利于降低损耗及缩小该电子封装件3的尺寸，并提升电性
效能。
[0131]
另外，本发明的电子元件29,29’的部分电性功能(如电源或接地)经由导电柱23作为电性传输路径，因而本发明无需制作大面积的中介板，故相比于现有技术，本发明能有效降低生产成本。
[0132]
本发明亦提供一种电子封装件2,2’,2”,3,3’，包括：一包覆层25、多个导电柱23以及至少一电子结构2b,3b，且该电子结构2b,3b包含有一电子主体21、多个第一导电体280a,380、多个第二导电体280b、一结合层24、及一绝缘层28。
[0133]
所述的包覆层25具有相对的第一表面25a与第二表面25b。
[0134]
所述的导电柱23嵌埋于该包覆层25中。
[0135]
所述的电子结构2b,3b嵌埋于该包覆层25中。
[0136]
所述的电子主体21具有相对的第一侧21a与第二侧21b，其中，该电子主体21具有一基部21’与一形成于该基部21’上的线路部21”，以令该基部21’定义出该第二侧21b，而该线路部21”则定义出该第一侧21a，且该基部21’中具有多个电性连接该线路部21”并外露出该第二侧21b的导电穿孔210。
[0137]
所述的第一导电体280a,380形成于该电子主体21的第一侧21a上以电性连接该线路部21”。
[0138]
所述的第二导电体280b形成于该电子主体21的第二侧21b上以电性连接该导电穿孔210。
[0139]
所述的结合层24形成于该电子主体21的第一侧21a上以包覆该第一导电体280a,380。
[0140]
所述的绝缘层28形成于该电子主体21的第二侧21b上以包覆该第二导电体280b。
[0141]
于一实施例中，该电子主体21的基部21’为硅材。
[0142]
于一实施例中，该第一导电体280a,380为金属柱或焊锡材料。
[0143]
于一实施例中，该电子结构2b于该第一导电体280a上形成有辅助导电体280c，以令该结合层24包覆该辅助导电体280c。
[0144]
于一实施例中，该第一导电体380外露出该结合层24。
[0145]
于一实施例中，该导电柱23的端面23b、该绝缘层28或该第二导电体280b外露出该包覆层25的第二表面25b。
[0146]
于一实施例中，所述的电子封装件2,2’,3’还包括形成于该包覆层25的第一表面25a上的线路结构20，其电性连接该多个导电柱23与该电子结构2b。
[0147]
于一实施例中，所述的电子封装件2,3,3’还包括形成于该包覆层25的第二表面25b上的线路结构26，其电性连接该多个导电柱23与该电子结构2b。
[0148]
于一实施例中，所述的电子封装件2,2’,2”,3,3’还包括形成于该包覆层25的第一表面25a上的多个导电元件27，其电性连接该导电柱23及/或该第一导电体280a,380。
[0149]
于一实施例中，所述的电子封装件2,2’,2”,3,3’还包括至少一接置于该包覆层25的第二表面25b上的电子元件29,29’，其电性连接该第二导电体280b及/或该导电柱23。
[0150]
于一实施例中，所述的电子封装件2’,2”还包括接置于该包覆层25的第二表面25b上的多个电子元件29,29’，且该些电子元件29,29’的至少两者电性连接该第二导电体280b，以令该电子结构2b作为该至少两电子元件29,29’的电性接桥元件。
[0151]
综上所述，本发明的电子封装件及其制法，经由将该电子结构嵌埋于该包覆层中以近距离配合该电子元件，故本发明无需重新设计该电子封装件，因而能大幅节省制作成本，且无需扩增该电子元件的尺寸，以利于满足微小化的需求，并有利于呈现高电性效能。
[0152]
上述实施例用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。