GGNMOS器件、多指GGNMOS器件及保护电路的制作方法

本实用新型涉及微电子技术领域；更具体地，涉及一种ggnmos器件、多指ggnmos器件以及esd保护电路。

背景技术：

随着科学技术的飞速发展，越来越多的电子元器件、电子设备需要在辐射环境中使用。cmos电路广泛应用于卫星核武等辐射环境中，且对辐射尤其敏感。以硅基器件为例，未经加固的、常规工艺生产的cmos电路抗总剂量辐射能力低于1×10⁴rad，如果超过这个剂量就会造成元器件的损伤，导致其不能正常工作；长寿命卫星沿其轨道运行时，受到的辐射总剂量可达5×10⁵rad。显然，不经过抗辐射加固的cmos电路很难满足长寿命卫星和核辐射环境下的使用要求，因此必须对cmos电路进行抗辐射加固。

除了辐射总剂量外，空间中还存在着很多高能带电粒子，高能粒子入射到半导体器件或集成电路芯片中时产生高密度的电子空穴对，这些电子空穴对能够被器件敏感的反偏pn结所收集，从而使电路逻辑状态发生翻转、或者诱发寄生结构导通，造成器件本身永久性损伤，这种现象被称为电离辐射效应。单粒子辐射效应种类主要有单粒子翻转、单粒子锁定和单粒子烧毁、单粒子栅击穿等。

集成电路工艺发展到深亚微米阶段，器件的物理尺寸日益减小，静电放电(esd)对集成电路的危害变得越来越显著。esd设计及失效分析也已成为集成电路可靠性研究的重要课题之一。

目前，常用的esd加固结构是对nmos器件采用gg结构。ggnmos(gate-groundednmos)单管的抗esd性能主要体现在寄生npn管(n型漏区、p型阱区和n型源区)的导通泄流能力，即，当加esd正向脉冲时，一旦nmos管内部的寄生双极型npn管开启，则由正向导通的寄生双极型npn泄放esd电流。然而，常规双边ggnmos器件结构的esd能力往往受辐射感生边缘寄生晶体管漏电效应影响，使寄生晶体管抗辐照的泄流作用退化，从而常规的单管箝压泄流能力有限，且对单粒子闩锁效应相对敏感。

因此，需要提供一种能够有效抑制常规单管ggnmos的辐射感生边缘寄生晶体管漏电效应、同时降低其对单粒子闩锁效应的敏感性的ggnmos器件、多指ggnmos器件、以及esd保护电路。

技术实现要素：

本实用新型的第一个方面提供一种ggnmos器件，包括：衬底；形成于衬底中的源极和漏极，源极包括第一源极和第二源极，漏极位于第一源极与第二源极之间；形成于衬底上的栅极，栅极包括第一栅极、第二栅极和第三栅极；其中，第三栅极包括沿第一方向延伸的第一部和第二部，以及沿第二方向延伸的第三部和第四部，第三部和第四部均位于第一部与第二部之间且两端分别连接第一部和第二部，以将第一部与第二部之间的区域限定为第一区域、第二区域、以及位于第一区域与第二区域之间的第三区域；第一栅极位于第一区域，且第一栅极在衬底上的正投影部分或全部围绕第一源极在衬底上的正投影；第二栅极位于第二区域，且第二栅极在衬底上的正投影部分或全部围绕第二源极在衬底上的正投影。

进一步地，第一栅极包括沿第一方向延伸的第一部和第二部，以及连接第一部和第二部、并沿第二方向延伸的第三部；第二栅极包括沿第一方向延伸的第一部和第二部，以及连接第一部和第二部、并沿第二方向延伸的第三部。

进一步地，第一栅极和第二栅极在衬底上的正投影均呈u型，且两个u型的开口相背。

进一步地，第一方向垂直于第二方向。

进一步地，沿背离第二栅极的方向，第三栅极的第一部的端部超出或齐平于第一栅极的第一部的端部，第三栅极的第二部的端部超出或齐平于第一栅极的第二部的端部；沿背离第一栅极的方向，第三栅极的第一部的端部超出或齐平于第二栅极的第一部的端部，第三栅极的第二部的端部超出或齐平于第二栅极的第二部的端部。

进一步地，栅极为多晶硅栅极。

本实用新型的第二个方面提供一种多指ggnmos器件，包括：多个如第一个方面所述的ggnmos器件，其中多个ggnmos器件并联连接。

如上所述的多指ggnmos器件，进一步地，多个ggnmos器件中各自的栅极、源极和漏极分别对应连接。

本实用新型的第三个方面提供一种esd保护电路，包括至少一个如第一方面所述的ggnmos器件。

进一步地，esd保护电路包括多个ggnmos器件，其中多个ggnmos器件并联连接。

进一步地，多个ggnmos器件中各自的栅极、源极和漏极分别对应连接。

本实用新型的有益效果如下：

本实用新型提供了一种ggnmos器件，通过对其栅极结构进行特殊设计，能够有效抑制常规ggnmos器件的辐射感生边缘寄生晶体管漏电效应，同时能够降低其对单粒子闩锁效应的敏感性，因此能够很好地适应辐射环境并具有良好的抗静电能力；这种ggnmos器件还可以应用于电子系统中作为esd保护电路，防止静电放电现象对电子元器件或电子系统造成干扰或损毁。

本实用新型还分别提供了一种多指ggnmos器件和一种esd保护电路，由于包括上述ggnmos器件，因此具有相同的有益效果。

附图说明

图1为根据本申请的实施例的ggnmos器件的示意性版图；

图2为根据本申请的实施例的多指ggnmos器件的示意性版图；

图3为根据本申请的实施例的多指ggnmos器件的电路原理图；

图4为根据本申请的实施例的esd保护电路的示意性电路应用原理图。

具体实施方式

为了更清楚地说明本实用新型，下面结合优选实施例和附图对本实用新型做进一步的说明。附图中相似的部件以相同或相似的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本实用新型的保护范围。需要说明的是，本申请中的描述中“第一”、“第二”、“第三”等序数仅用于区分，并不代表顺序或优先级。

实施例一

图1为根据本申请的实施例的ggnmos器件10的示意性版图，本领域技术人员应理解，图1是从器件形成有栅极的衬底表面上方俯视时，各个部分的结构关系示意图。

如图1所示，本申请实施例提供的ggnmos器件10，包括：衬底(未图示)；形成于衬底中的两个源极和一个漏极103；以及形成于衬底上的三个栅极。其中两个源极分别为第一源极101-1和第二源极101-2，三个栅极分别为第一栅极105-1、第二栅极105-2和第三栅极105-3。漏极103位于第一源极101-1与第二源极101-2之间。

其中，第一栅极105-1在衬底上的正投影部分或全部围绕第一源极101-1在衬底上的正投影。比如图1所示的结构中，第一源极101-1在衬底上的正投影呈矩形，且该矩形的两个宽边和一个长边被第一栅极105-1在衬底上的正投影所围绕。具体地，第一栅极105-1包括沿第一方向(即图1中直角坐标系的x轴方向)延伸的第一部a和第二部b，以及连接第一部a和第二部b、并沿第二方向(图1中直角坐标系的y轴方向)延伸的第三部c；第一部a和第二部b分别对应矩形投影的两个宽边，第三部c对应矩形投影的一个长边，从而实现了第一栅极105-1四分之三地围绕第一源极101-1。此外，第一栅极105-1还可完全地围绕第一源极101-1。

同理，第二栅极105-2在衬底上的正投影部分或全部围绕第二源极101-2。比如图1所示的结构中，第二源极101-2在衬底上的正投影呈矩形；第二栅极105-2包括沿x轴方向延伸的第一部a′和第二部b′，以及连接第一部a′和第二部b′、并沿y轴方向延伸的第三部c′，其中第一部a′和第二部b′分别对应矩形投影的两个宽边，第三部c′对应矩形投影的一个长边，从而实现了第二栅极105-2四分之三地围绕第二源极101-2。除此之外，第二栅极105-2也可以完全地围绕第二源极101-2。

第三栅极105-3具体可以包括沿x轴方向延伸的第一部a″和第二部b″，以及沿y轴方向延伸的第三部c″和第四部d″，且第三部c″的两端分别与第一部a″和第二部b″连接，第四部d″的两端分别与第一部a″和第二部b″连接，即第三部c″、第一部a″和第二部b″共同构成了近似“工”型；第四部d″、第一部a″和第二部b″共同构成了近似“工”型。第三部c″和第四部d″共同将第一部a″与第二部b″之间的区域分隔为第一区域、第二区域和第三区域，且第三区域位于第一区域与第二区域之间。其中，第一栅极105-1位于第一区域内，第二栅极105-2位于第二区域内，漏极103对应于第三区域。从实际工艺实现的角度，第三栅极105-3的第三部c″最好垂直于第一部a″和第二部b″、第四部d″最好垂直于第一部a″和第二部b″，但是本领域技术人员可以理解，第三部c″与第一部a″(以及第二部b″)之间的夹角也可以不局限于90度，比如可以是60度、75度、85度等。

因此，根据本申请的实施例，第一栅极105-1和第二栅极105-2在结构上分别形成了围绕第一源极101-1和第二源极101-2的内层栅极，第三栅极105-3在结构上形成了外层栅极，同时第三栅极105-3中的第三部c″和第四部d″、以及第一部a″的中间部分和第二部b″的中间部分在结构上共同形成了包围漏极103的单个环形栅(即第三栅极105-3中用于限定第三区域的部分)，而内层栅极与外层栅极一起又构成了h栅结构，最终形成了单环h栅ggnmos器件。因为环形栅不存在栅宽方向的边缘，因此消除了漏源之间的边缘寄生漏电通道，可以有效地抑制辐照引起的泄露电流性能的退化；而针对器件中严重制约抗单粒子效应和瞬时剂量率效应的能力的寄生双极晶体管(n型源极、p型体区和n型漏极)，h栅结构通过体接触方式可以很好地抑制该寄生双极晶体管效应，可以有效削弱电路对单粒子闩锁效应的敏感性。本申请独特的栅结构使得ggnmos器件10兼具了上述二者的优点。

对本申请的ggnmos器件10进行总计量辐射试验后，器件的阈值电压与电源漏电都没有明显变化，进行单粒子辐射试验时单粒子效应很微弱，试验全程都未发生单粒子翻转，在进行抗esd性能试验后，器件的iv曲线也没有明显偏移。故而可以进一步得出结论，本申请实施例的经过抗辐射加固的具有单环h栅的ggnmos器件10可以适应辐射环境，不会产生明显的参数变化以及单粒子效应，消除了辐射感生边缘寄生晶体管漏电效应，具有良好的抗静电能力，可以对元器件起到很好的保护作用。

进一步参考图1，第一栅极105-1在衬底上的正投影呈u型，且u型开口背离第二栅极105-2；第二栅极105-2在衬底上的正投影呈u型，且u型开口背离第一栅极105-1。更进一步地，第一栅极105-1与第二栅极105-2呈对称设置。

进一步参考图1，第三栅极105-3的第一部a″和第二部b″均与第一栅极105-1的第一部a远离第三部c的端部齐平；第三栅极105-3的第一部a″和第二部b″均与第一栅极105-1的第二部b远离第三部c的端部齐平。第三栅极105-3的第一部a″和第二部b″均与第二栅极101-2的第一部a′远离第三部c′的端部齐平；第三栅极105-3的第一部a″和第二部b″均与第二栅极101-2的第二部b′远离第三部c′的端部齐平。本领域技术人员应理解，本申请并不限于此，当制作器件时，由于布局的需要而引出第一部a″和第二部b″以连接器件或引出连接端子时，第三栅极105-3的第一部a″和第二部b″在x轴方向可以延伸超过第一栅极105-1的第一部a和第二部b的、远离第三部c的端部、以及超过第二栅极101-2的第一部a′和第二部b′的、远离第三部c′的端部。也就是说，根据本申请的实施例，只要保证栅极在y轴方向上形成针对第一源极101-1和第二源极101-2的双层围绕结构即可。

本领域技术人员还应理解，图1中对独立器件的版图是示意性地，当作为芯片或电路中的器件应用时，ggnmos器件10的第一栅极105-1的第一部a和第二部b、第二栅极105-2的第一部a′和第二部b′、以及第三栅极105-3的第一部a″和第二部b″可以根据实际设计需要来延长以便引出外接引线。

进一步优选地，栅极可以采用多晶硅栅极，即第一栅极105-1、第二栅极105-2和第三栅极105-3的材质均为多晶硅。相比较传统的铝栅工艺，采用多晶硅栅极，可以将栅极氧化层做到500埃以下且不会影响电路结构的整体性能，同时多晶硅栅特有的自对准工艺可以保证导电沟道长度精确，将多晶硅栅设计成环时，可以有效地分隔开源极和漏极103，从而进一步减小了有源区漏电的可能性。

实施例二

实际上，实施例一中所提供的ggnmos器件10为单指条ggnmos器件(单管ggnmos器件)，根据本申请的实施例，当将本申请的两个或更多个单指条ggnmos器件并联时，可以构成多指条晶体管结构。图2示出了根据本申请的实施例的多指ggnmos器件20的示意性版图；图3示出了根据本申请的实施例的多指ggnmos器件20的电路原理图。

对于单管ggnmos器件，其抗esd性能主要体现在寄生npn管的导通泄流能力。当加esd正向脉冲时，高静电电压加在漏结上(n+/p)，该结反偏，器件进入高阻抗状态，直到达到雪崩击穿(一次击穿)电压为止。对应一次击穿电压为vt1，在耗尽区产生电子-空穴对，电子被漏极接触电极收集，而空穴被衬底接触电极收集。衬底寄生电阻rsub的存在使衬底电压升高，当达到能使源极pn结正偏时，电子从源区注入漏区。此时，nmos管内部的寄生双极型npn管开启，ggnmos进入微分负阻区，电压从vt1下降到寄生npn导通维持电压vh。此时，由正向导通的寄生双极型npn泄放esd电流，mosfet漏-源电压降至接近寄生的双极型晶体管的集电极-发射极导通电压。当电流继续上升，在漏端的碰撞离化点附近大的载流子密度使得电流密度非常大，产生局部“热点”；当流过器件漏端的电流密度过大，就会造成不可恢复性热击穿。通常，漏端的热击穿点位于栅边缘附近，该热击穿对应的击穿电压为二次击穿电压vt2，也就是单管在二次击穿电压处失效。

对于现有技术中的常规双边器件结构，首先多指条ggnmos中的任意一根指条触发导通，进入负微分电阻区，开始泄放esd大电流，电压再缓慢回升，如果某个或某些单指条二次击穿电压小于开启电压，在esd应力触发其余指条之前，该指条已经进入二次击穿区，造成器件失效，不能达到设计的esd强度。因此常规多指条ggnmos器件中各个指条往往不能同时导通。而即使能够同时导通，也需要针对多指条结构整体设计参数保证多个指条均同时导通，常规双边器件形成的多指条结构存在功能缺陷或者设计复杂。

本申请中实施例中的多指ggnmos器件20，包括多个实施例一中提供的ggnmos器件10，并且多个ggnmos器件10之间为并联连接。设计时，只要令每个单指条的开启电压均小于二次击穿电压，这样的多个单管并联构成的多指条晶体管在大电流的情况下，单个器件进入二次击穿之前其他并联的器件已经开启，从而可以保证各个指条均匀导通，且结构降低了设计难度，工艺简单。

为了描述的清楚，在图2中仅示出了两个单指条ggnmos器件(或单管ggnmos器件)，为了容易区分，这里分别标号为10和10′，图2中的前后箭头表示省略了可能的其它并联单管ggnmos器件，也就是并联连接的单管ggnmos器件并不限于两个，且本领域技术人员应理解，多于两个的并联连接关系均是类似的。图3中示意性地给出了多个ggnmos器件10并联连接使用时的电路原理图。

根据本申请的实施例，当将多个单管ggnmos器件并联时，多个单管ggnmos器件中各自的源极(s)、漏极(d)和栅极(g)对应连接。具体地，如图2所示，ggnmos器件10的第一源极101-1、第二源极101-2与ggnmos器件10′中的第一源极101-1′、第二源极101-2′分别对应连接，ggnmos器件10的漏极103与ggnmos器件10′中的漏极103′连接，ggnmos器件10的第二栅极105-2与ggnmos器件10′中的第二栅极105-2′连接、ggnmos器件10的第三栅极105-3与ggnmos器件10′中的第三栅极105-3′连接，而ggnmos器件10的第一栅极105-1与ggnmos器件10′中的第一栅极105-1′分别与各自相邻的其他nmos器件的第一栅极连接，同时，源极连接在一起引出源电极，栅极也通过共同的公共连接端连接在一起引出栅电极。

当电路中仅存在一个ggnoms器件10和一个ggnmos器件10′并联时，ggnmos器件10的第一栅极105-1和ggnmos器件10′中的第一栅极105-1′连接形成公共端，第二栅极105-2和第二栅极105-2′连接形成公共端，第三栅极105-3和第三栅极105-3′连接形成公共端。或者，根据器件在保护电路中的连接关系与外部其他器件和电路建立连接。

本领域技术人员应理解，对于根据本申请实施例的单管ggnmos器件来说，第一源极101-1与第二源极101-2在功能上不必刻意区分，第一栅极105-1和第二栅极105-2在功能上不必刻意区分。也就是说，当并联时，也可以是ggnmos器件10的第一源极101-1和第二源极101-2′对应连接、ggnmos器件10的第二源极101-2和ggnmos器件10′的第一源极101-1′对应连接，与上文中第一源极101-1与第一源极101-1′对应连接、第二源极101-2与第二源极101-2′对应连接的情况，在功能上是相同的。类似地，ggnmos器件10的第二栅极105-2与ggnmos器件10′中的第一栅极105-1′连接同ggnmos器件10的第二栅极105-2与ggnmos器件10′中的第二栅极105-2′连接的情况在功能上也是相同的。

根据上文描述的并联连接结构对应于图3中的原理图，ggnmos器件10与ggnmos器件10′中各自的源极、漏极和栅极对应连接，形成了ggnmos器件10的源电极s与ggnmos器件10′中的源电极s′连接，ggnmos器件10的漏电极d与ggnmos器件10′的漏电极d′连接，ggnmos器件10的栅电极g与ggnmos器件10′的栅电极g′连接。

正是由于上文所述的本申请中的多个并联连接的ggnmos器件10形成多指ggnmos器件20，使得可以通过简单的多管并联实现保证均匀触发的多指ggnmos器件的目的，从而可以在利用增大面积提高抗esd能力的时候不需要考虑非均匀开启的问题而改变单管的版图结构，仅仅通过多个并联就可提高整体的抗esd能力而不必担心非均匀触发的问题。

实施例三

根据本申请的实施例，可以以实施例一中提供的ggnmos器件10和/或实施例二中提供的多指ggnmos器件20构成esd保护电路，用于芯片i/opad的防静电保护。具体地，该esd保护电路可以包括一个ggnmos器件10或者多个并联连接的ggnmos器件10。

例如，esd保护电路可以如图3所示，将每两个并联连接的ggnmos器件10和10′形成的多指ggnmos器件20外接附加元器件，再与类似地其它多指ggnmos器件20外接附加元器件的电路并联，形成esd保护电路。上述附加元器件比如可以是电阻、电容、电感等中的至少一个。

本领域技术人员应理解，具体的esd电路设计，可以根据应用环境和场景的参数，其可以是包括单个ggnmos器件10或者其他数量的多个并联连接的ggnmos器件10的多指ggnmos器件20，再与其它形式的外围辅助电路(如电阻、电容、电感中的至少一个)的组合，或者这样的组合再次组合形成的esd保护电路。本领域技术人员可以根据实际需要合理设置具体电路形式。

图4为示出根据本申请的实施例的esd保护电路的示意性电路应用原理图。如图4所示，可以将包括单个ggnmos器件10或者包括多个ggnmos器件10的多指ggnmos器件20的esd保护电路设置在内部功能电路的i/opad和电源vdd等位置，从而可以有效防止电压脉冲对内部功能电路的损害。

显然，本实用新型的上述实施例仅仅是为清楚地说明本实用新型所作的举例，而并非是对本实用新型的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本实用新型的技术方案所引伸出的显而易见的变化或变动仍处于本实用新型的保护范围之列。