超结半导体装置以及超结半导体装置的制造方法与流程

1.本发明涉及超结半导体装置以及超结半导体装置的制造方法。


背景技术：

2.以电动汽车、混合动力汽车为代表的汽车的电装化越来越高，为了降低电力消耗，对功率半导体的低损耗(低通态电阻)要求变强。为了在低耐压级下进行低通态电阻化，沟槽栅mosfet(metal oxide semiconductor field effect transistor：金属氧化物半导体场效应晶体管)有优势。进而，在降低沟槽栅mosfet的通态电阻方面，超结(sj：super junction)结构是有效的。超结结构包括并列pn区域，该并列pn区域是n型柱区和p型柱区在与半导体基板的主面平行的方向上交替地反复配置而成。作为形成该并列pn区域的方法，公知有多级外延方式、沟槽填埋方式。
3.在多级外延方式中，通过以下的工序形成并列pn区域。首先，在半导体基板的主面形成外延层。接着，在外延层将形成n型区以及p型区的杂质进行离子注入。之后，也交替地反复进行外延层形成和离子注入以便能够得到与超结半导体装置的耐压相应的预定的并列pn区域的厚度。之后通过进行热处理，并且在深度方向上将n型区与p型区分别接合，来形成并列pn区域。(例如，参照下述专利文献1)。
4.在沟槽填埋方式中，通过以下的工序形成并列pn区域。首先，在半导体基板的主面形成n型外延层。接着，在该n型外延层形成用于形成p型柱区的沟槽。不形成沟槽的区域成为n型柱区。沟槽的深度设为能够得到与超结半导体装置的耐压相应的预定的并列pn区域的厚度的深度。之后，通过以p型外延层填埋沟槽的内部，形成并列pn区域(例如，参照下述专利文献1以及2)。
5.现有技术文献
6.专利文献
7.专利文献1：日本特开2016
‑
21547号公报
8.专利文献2：日本特开2004
‑
241768号公报


技术实现要素：

9.技术问题
10.但是，在多级外延方式中，因为在每次外延生长中反复进行基于光刻技术进行的掩模的形成、和离子注入，所以因尺寸和/或调合不均一引起的特性改变的可能性变高。进而，由于在每次外延生长的热历程中并列pn区域的相互扩散，所以有可能在相邻的n型柱区和p型柱区产生浓度补偿从而通态电阻变高。另外，工序多，准备时间变长，制造成本变高。
11.另外，在沟槽填埋方式中，在以p型外延层填埋沟槽时，通过cmp(chemical mechanical polisher：化学机械研磨)工序去除形成于成为n型柱区的n型外延层表面的p型外延层之后，在表面形成n型外延层。去除p型外延层的理由是因为如果在边缘终端区存在p型层则不能保持耐压。因此，关于沟槽填埋方式而言，需要cmp装置，有可能因cmp工序中
的研磨量的不均一而产生特性改变。另外，p型的外延生长与n型的外延生长相比，杂质浓度的不均一更大，需要进行杂质浓度的控制。进而，由于高浓度的p型外延层和n型漂移层之间的接合，所以杂质浓度的梯度大，有可能耗尽层难以扩展，耐压降低。
12.为了解决上述的以往技术的问题，本发明的目的在于提供能够简便地形成sj结构，并且能够降低成本的超结半导体装置以及超结半导体装置的制造方法。
13.技术方案
14.为了解决上述的课题，达成本发明的目的，本发明的超结半导体装置的制造方法是具有供电流流通的有源区和终端结构部的超结半导体装置的制造方法，所述终端结构部配置于所述有源区的外侧，并且形成有包围所述有源区的周围的耐压结构。首先，进行第一工序，在第一导电型的半导体基板的正面，形成杂质浓度比所述半导体基板的杂质浓度低的第一导电型的第一半导体层。接着，进行从所述第一半导体层的表面形成第一沟槽的第二工序。接着，进行第三工序，在所述第一半导体层的表面以及所述第一沟槽内，形成杂质浓度比所述第一半导体层的杂质浓度低的第一导电型的第二半导体层。接着，进行第四工序，在所述第二半导体层注入成为第二导电型的杂质，由此在所述第二半导体层的内部形成第二导电型的阱区，并且形成并列pn结构，所述并列pn结构是第一导电型的第一柱和第二导电型的第二柱在与所述正面平行的方向上反复交替地配置而成的结构，所述第二柱的上表面与所述阱区的底面相接。接着，进行形成贯穿所述第二半导体层并且到达所述第一柱的第二沟槽的第五工序。接着，进行在所述有源区的所述并列pn结构的表面上形成第二导电型的第二半导体区域的第六工序。接着，进行在所述第二沟槽的内部形成栅绝缘膜以及栅电极的第七工序。接着，进行在所述有源区的所述第二半导体区域的表面层选择性地形成第一导电型的第一半导体区域的第八工序。
15.另外，本发明的超结半导体装置的制造方法在上述的发明中，在所述第六工序中，所述第二半导体区域的底面形成为比所述阱区的底面浅。
16.另外，本发明的超结半导体装置的制造方法在上述的发明中，在所述第六工序中，所述阱区的杂质浓度形成为低于所述第二半导体区域的杂质浓度。
17.另外，本发明的超结半导体装置的制造方法在上述的发明中，在所述第四工序中，在所述第一沟槽内的所述第二半导体层注入成为所述第二导电型的杂质。
18.另外，本发明的超结半导体装置的制造方法在上述的发明中，在所述第四工序中，在所述第一半导体层的表面上的所述第二半导体层的表面层注入成为所述第二导电型的杂质。
19.另外，本发明的超结半导体装置的制造方法在上述的发明中，在所述第四工序中，在所述终端结构部也形成所述第二柱。
20.另外，本发明的超结半导体装置的制造方法在上述的发明中，在所述第五工序之前进行所述第六工序。
21.另外，本发明的超结半导体装置的制造方法在上述的发明中，在所述第四工序中，仅在所述第一沟槽内的所述第二半导体层注入成为所述第二导电型的杂质。
22.为了解决上述的课题，达成本发明的目的，本发明的超结半导体装置具有以下的特征。超结半导体装置具有供电流流通的有源区和终端结构部，所述终端结构部配置于所述有源区的外侧，并且形成有包围所述有源区的周围的耐压结构。在第一导电型的半导体
基板的正面，设置有杂质浓度比所述半导体基板的杂质浓度低的第一导电型的第一半导体区域。在所述第一半导体层内部，设置有第一导电型的第一柱和第二导电型的第二柱在与所述正面平行的方向上反复交替地配置而成的并列pn结构。在所述有源区的所述并列pn结构的表面层设置有第二导电型的第二半导体区域。在所述有源区的所述第二半导体区域的表面层选择性地设置有第一导电型的第一半导体区域。设置有贯穿所述第一半导体区域以及所述第二半导体区域并到达所述第一柱的第二沟槽。在所述第二沟槽内部隔着栅绝缘膜设置有栅电极。在所述第一半导体层的内部设置有第二导电型的阱区，所述阱区的下表面与所述第二柱的上表面相接，所述阱区的底面比所述第二半导体区域的底面深，所述阱区的上表面的宽度比所述第二柱的宽度宽。
23.另外，本发明的超结半导体装置在上述的发明中，所述阱区的杂质浓度低于所述第二半导体区域的杂质浓度。
24.另外，本发明的超结半导体装置在上述的发明中，所述并列pn结构也设置于所述终端结构部。
25.另外，本发明的超结半导体装置在上述的发明中，所述终端结构部的所述并列pn结构的重复节距窄于所述有源区的所述并列pn结构的重复节距。
26.另外，本发明的超结半导体装置在上述的发明中，在所述终端结构部的与所述半导体基板侧相反的一侧的表面层具备杂质浓度比所述第一半导体层的杂质浓度低的第一导电型的第二半导体层。
27.另外，本发明的超结半导体装置在上述的发明中，所述阱区以及所述第二半导体区域与所述第二沟槽的侧壁相接。
28.根据上述的发明，在边缘终端区中，设置有n
‑
型外延层(第一导电型的第二半导体层)，在n
‑
型外延层的表面设置有场氧化膜。通过n
‑
型外延层，将从n
‑
型外延层与p
‑‑
型降低表面电场区域之间的pn结延伸的耗尽层扩展到n
‑
型外延层，由此能够使sj
‑
mosfet的耐压提升。另外，由于n
‑
型外延层的杂质浓度低，所以通过离子注入容易控制p型基区的浓度，并且能够抑制栅极阈值电压vth的不均一。
29.另外，在成为p型柱区的区域形成p型柱用沟槽，堆积杂质浓度比成为n型柱区的n型漂移层的杂质浓度低的n
‑
型外延层，并且通过自n
‑
型外延层的表面的p型杂质的离子注入和扩散，形成p型柱区4以及p型阱区。由此，由于不进行p型外延层的堆积便能够形成p型柱区，所以不需要在边缘终端区去除p型外延层。另外，将p型柱用沟槽填埋后的表面部分不需要使用cmp装置等进行平坦化的工序。因而，能够简便地形成sj结构，能够降低制造成本。
30.技术效果
31.根据本发明的超结半导体装置以及超结半导体装置的制造方法，可取得下述效果：能够简便地形成sj结构，并且能够降低成本。
附图说明
32.图1是表示实施方式的sj
‑
mosfet的结构的截面图。
33.图2a是表示实施方式的sj
‑
mosfet的其他的结构的截面图。
34.图2b是表示实施方式的sj
‑
mosfet的其他的结构的截面图。
35.图2c是表示实施方式的sj
‑
mosfet的其他的结构的截面图。
36.图2d是表示实施方式的sj
‑
mosfet的其他的结构的截面图。
37.图3是表示实施方式的sj
‑
mosfet的结构的俯视图。
38.图4是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其1)。
39.图5是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其2)。
40.图6是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其3)。
41.图7是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其4)。
42.图8是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其5)。
43.图9a是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其6)。
44.图9b是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其7)。
45.图9c是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其8)。
46.图10a是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其9)。
47.图10b是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其10)。
48.图10c是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其11)。
49.图11是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其12)。
50.图12是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其13)。
51.图13是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其14)。
52.图14是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其15)。
53.图15是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其16)。
54.图16是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其17)。
55.图17是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其18)。
56.图18是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截
面图(其19)。
57.图19是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其20)。
58.图20是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其21)。
59.图21是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其22)。
60.图22是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其23)。
61.图23是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其24)。
62.图24是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其25)。
63.图25是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图(其26)。
64.图26是表示基于实施方式的sj
‑
mosfet的第二制造方法的制造过程中的状态的截面图(其1)。
65.图27是表示基于实施方式的sj
‑
mosfet的第二制造方法的制造过程中的状态的截面图(其2)。
66.图28是表示基于实施方式的sj
‑
mosfet的第二制造方法的制造过程中的状态的截面图(其3)。
67.图29是表示基于实施方式的sj
‑
mosfet的第二制造方法的制造过程中的状态的截面图(其4)。
68.图30是表示基于实施方式的sj
‑
mosfet的第二制造方法的制造过程中的状态的截面图(其5)。
69.图31是表示基于实施方式的sj
‑
mosfet的第三制造方法的制造过程中的状态的截面图(其1)。
70.图32是表示基于实施方式的sj
‑
mosfet的第三制造方法的制造过程中的状态的截面图(其2)。
71.图33是表示基于实施方式的sj
‑
mosfet的第三制造方法的制造过程中的状态的截面图(其3)。
72.图34是表示基于实施方式的sj
‑
mosfet的第三制造方法的制造过程中的状态的截面图(其4)。
73.图35是表示基于实施方式的sj
‑
mosfet的第三制造方法的制造过程中的状态的截面图(其5)。
74.图36是表示基于实施方式的sj
‑
mosfet的第三制造方法的制造过程中的状态的截面图(其6)。
75.图37是表示基于实施方式的sj
‑
mosfet的第三制造方法的制造过程中的状态的截面图(其7)。
76.图38是表示基于实施方式的sj
‑
mosfet的第三制造方法的制造过程中的状态的截面图(其8)。
77.图39是表示基于实施方式的sj
‑
mosfet的第三制造方法的制造过程中的状态的截面图(其9)。
78.符号说明
[0079]1…
n
+
型半导体基板，2
…
n型漂移层，3、3b
…
n型柱区，4、4a、4b
…
p型柱区，5、5a
…
p型基区，6
…
n
+
型源区，7
…
栅绝缘膜，8
…
栅电极，9
…
层间绝缘膜，10
…
源电极，11
…
背面电极，12
…
p
‑‑
型降低表面电场区域，13
…
场氧化膜，14、14a
…
p
++
型接触区，18a、18b
…
沟槽，19
…
接触插塞，20、20b
…
并列pn区域，21、65
…
离子注入用掩模，22
…
离子注入，23
…
氧化膜，24
…
抗蚀剂掩模，25a、25b
…
p型柱用沟槽，27
…
n
‑
型外延层，28
…
氧化膜，29
…
场板，30
…
有源区，40
…
边缘终端区，50
…
sj
‑
mosfet，61
…
金属栅浇道，62
…
沟道截断部，63、63a、63b
…
p型阱区，64a、64b、64c、64d、64e、64f
…
接触孔，66a、66b、66c
…
绝缘膜，67a、67b、67c、67d、67e、67f
…
凹部，90、91
‑
1、91
‑
2、92、93
…
注入区域，100
…
上表面，w1、w2、w3
…
宽度，t1
…
厚度，d1、d2
…
区间
具体实施方式
[0080]
以下参照附图对本发明的超结半导体装置以及超结半导体装置的制造方法的优选的实施方式详细地进行说明。在本说明书以及附图中，关于冠有n或者p的层或区域而言，分别指电子或者空穴是多数载流子。另外，n或p所带的+和
‑
分别指杂质浓度比不带有+以及
‑
的层或区域高和低。包含有+或
‑
的n或p的标记相同的情况表示浓度相近，浓度并不一定相同。应予说明，在以下的实施方式的说明以及附图中，对于同样的构成标注相同的符号，并省略其重复的说明。
[0081]
(实施方式)
[0082]
关于本发明的超结半导体装置，以sj
‑
mosfet为例进行说明。图1是表示实施方式的sj
‑
mosfet的结构的截面图。
[0083]
图1所示的sj
‑
mosfet(超结半导体装置)50是在包含硅(si)的半导体基体(硅基体：半导体芯片)的正面(后述的p型基区5侧的面)侧具备有mos(metal oxide semiconductor：金属氧化物半导体)栅的sj
‑
mosfet 50。该sj
‑
mosfet 50具备：有源区30以及包围有源区30的周围的边缘终端区40。有源区30是在导通状态时有电流流通的区域。边缘终端区40包含缓和漂移区的半导体基体正面侧的电场并保持耐压的耐压保持区。应予说明，有源区30与边缘终端区40之间的边界是仅在单侧设置有后述的n
+
型源区6的沟槽18b的中心。在图1的有源区30中，仅表示1个单位单元(元件的功能单位)，并且省略与其相邻的其他的单位单元的图示。单位单元表示从沟槽18b的中心起直到相邻的沟槽18b的中心为止。
[0084]
n
+
型半导体基板(第一导电型的半导体基板)1是掺杂有例如砷(as)或者磷(p)的单晶硅基板。在n
+
型半导体基板1上，设置有n型漂移层(第一导电型的第一半导体层)2。n型漂移层2是具有比n
+
型半导体基板1低的杂质浓度，并且掺杂有例如磷的低浓度n型层。以下，将n
+
型半导体基板1以及n型漂移层2一并称为半导体基体。在n
+
型半导体基板1与n型漂移层2之间，可以以比n型漂移层2的杂质浓度低的杂质浓度配置有n型缓冲层(未图示)。n型缓冲层是掺杂有例如磷的低浓度n型层。在半导体基体的正面侧形成有mos栅结构(元件结
构)。另外，在半导体基体的背面设置有成为漏电极的背面电极11。
[0085]
在sj
‑
mosfet 50的有源区30设置有n型柱区3和p型柱区4交替地反复配置而成的并列pn区域20。在边缘终端区40也可以设置有后述的并列pn区域20b。
[0086]
在图1中，并列pn区域20的n型柱区3和p型柱区4交替地反复进行配置的方向是x方向。在有源区30的p型柱区4上设置有p型阱区63。有源区30的p型阱区63的底面与p型柱区4的上表面相接。有源区30的p型阱区63以及p型柱区4从设置于n型漂移层2的上表面的n
‑
型外延层27的表面起设置为未达到n
+
型半导体基板1的表面。p型阱区63的上表面的宽度比p型柱区4的宽度宽阔。此处，将设置于n型漂移层2的上表面(半导体基体的第一主面之上)的n
‑
型外延层27的表面设为上表面100。
[0087]
由于p型阱区63的上表面的宽度比p型柱区4的宽度宽阔，所以能够得到提升反向耐压(bvdss：漏
‑
源间击穿电压)的效果。如后所述，有源区30以及边缘终端区40的n型柱区3和p型柱区4的平面形状例如是条纹形状。在p型柱区4的平面形状为条纹形状的情况下，p型阱区63的平面形状也是条纹形状。
[0088]
n型柱区3的杂质浓度低于n
+
型半导体基板1的杂质浓度。p型柱区4的杂质浓度与p型阱区63的杂质浓度可以相等。另外，n型柱区3的杂质浓度与p型柱区4的杂质浓度也可以相等。
[0089]
在有源区30的上表面100侧(半导体基体的第一主面的上方)选择性地设置有p型基区(第二导电型的第二半导体区域)5。p型基区5设置为与p型阱区63重叠。p型阱区63的底面在图1的y方向(深度方向)上设置于比p型基区5的底面更深的位置。p型基区5的杂质浓度比p型阱区63的杂质浓度高。另外，p型基区5的杂质浓度比p型柱区4的杂质浓度高。
[0090]
在有源区30的p型基区5的表面侧选择性地设置有n
+
型源区(第一导电型的第一半导体区域)6。在有源区30的p型基区5的表面侧可以选择性地设置有与n
+
型源区6相接的p
++
型接触区14。
[0091]
在有源区30以及有源区30与边缘终端区40之间的边界形成有沟槽结构。具体地，沟槽18b(第二沟槽)从上表面100起贯穿p型基区5、后述的p型基区5a以及n
+
型源区6而到达n型柱区3。
[0092]
p型基区5以及n
+
型源区6与设置于有源区30的沟槽18b的侧壁相接。另外，在设置于有源区30与边缘终端区40之间的边界的沟槽18b的侧壁处，p型基区5以及n
+
型源区6与沟槽18b的侧壁的有源区30侧相接，并且后述的p型基区5a与沟槽18b的侧壁的边缘终端区40侧相接。应予说明，在边缘终端区40未设置沟槽18b。
[0093]
有源区30的沟槽18b设置于选择性地设置的p型基区5之间，并且有源区30与边缘终端区40之间的边界的沟槽18b设置于p型基区5与p型基区5a之间。沟槽18b的平面形状例如是在图1的进深方向(z方向)上延伸的条纹形状。
[0094]
关于沟槽18b而言，沿沟槽18b的内壁形成有栅绝缘膜7。在沟槽18b内的栅绝缘膜7的内侧设置有栅电极8。栅电极8通过栅绝缘膜7与n型柱区3(n型漂移层2)以及p型基区5绝缘。栅电极8的一部分可以设置从沟槽18b的上方(设置有后述的源电极10的一侧)向源电极10侧突出的栅极布线(未图示)。在栅极布线的下部设置有栅绝缘膜7。在栅极布线的上部设置有层间绝缘膜9。
[0095]
层间绝缘膜9在上表面100上设置为覆盖被填埋到沟槽18b的栅电极8的上表面。在
栅电极8与层间绝缘膜9之间设置有绝缘膜(未图示)(覆盖沿沟槽18b的内壁形成的栅绝缘膜7和栅电极8的上部的层间绝缘膜9的边界、以及设置于栅电极8与层间绝缘膜9之间的绝缘膜的边界未图示)。在覆盖被填埋到有源区30的沟槽18b的栅电极8的上表面的层间绝缘膜9，在其与相邻的沟槽18b之间设置有接触孔64a，并且n
+
型源区6以及p
++
型接触区14露出。同样地，在覆盖被填埋到有源区30的上述相邻的沟槽18b的栅电极8的上表面和设置于有源区30与边缘终端区40之间的边界的沟槽18b的栅电极8的上表面的层间绝缘膜9，也设置有接触孔64a，并且n
+
型源区6以及p
++
型接触区14露出。之后，关于设置于栅电极8与层间绝缘膜9之间的绝缘膜(未图示)，省略其说明。
[0096]
源电极10设置于层间绝缘膜9的上表面，并且介由接触孔64a与n
+
型源区6以及p
++
型接触区14电连接，所述接触孔64a形成于层间绝缘膜9以及设置于层间绝缘膜9的下表面的绝缘膜(未图示)。之后，关于设置于层间绝缘膜9的下表面的绝缘膜(未图示)，省略其说明。源电极10通过层间绝缘膜9与栅电极8电绝缘。在源电极10与层间绝缘膜9之间，例如可以设置防止金属原子从源电极10向栅电极8侧扩散的势垒金属(未图示)。在源电极10上，选择性地设置有例如包含聚酰亚胺的钝化膜等保护膜(未图示)。在设置于源电极10上的钝化膜等保护膜设置的开口部中，源电极10露出的区域成为源极焊盘区域(未图示)。
[0097]
另外，在保持耐压的边缘终端区40，在最接近有源区30的一侧设置有与有源区30的p型柱区4宽度相同的p型柱区4a。p型柱区4和p型柱区4a在图1的y方向(深度方向)上可以是相同的深度。在p型柱区4a之上设置有p型阱区63a。p型柱区4a的上表面与p型阱区63a的底面相接。应予说明，p型柱区4的杂质浓度可以与p型柱区4a的杂质浓度相同，p型阱区63的杂质浓度可以与p型阱区63a的杂质浓度相同。
[0098]
p型基区5a设置为与p型阱区63a重叠，并且与设置于有源区30与边缘终端区40之间的边界的沟槽18b的侧壁相接。p型阱区63a的底面在图1的y方向(深度方向)上设置于比p型基区5a的底面更深的位置。p型基区5a在图1的y方向(深度方向)上可以按与有源区30的p型基区5相同的深度形成。另外，p型阱区63a在图1的y方向(深度方向)上可以按与有源区30的p型阱区63相同的深度形成。
[0099]
p型基区5a的杂质浓度与p型基区5的杂质浓度相同。另外，p型基区5a的杂质浓度比p型阱区63a的杂质浓度高。在p型基区5a的表面侧，可以选择性地设置有杂质浓度比p型基区5a的杂质浓度高的p
++
型接触区14a。
[0100]
在相比于边缘终端区40的p型柱区4a靠sj
‑
mosfet 50的外周侧的位置，设置有并列pn区域20b。关于并列pn区域20b而言，交替地反复配置有n型柱区3b和p型柱区4b。n型柱区3b和p型柱区4b交替地反复配置的方向与有源区30的n型柱区3和p型柱区4交替地反复配置的方向相同。
[0101]
边缘终端区40的并列pn区域20b与有源区30的并列pn区域20相比，相邻的n型柱的宽度与p型柱的宽度之和小。此处，将相邻的n型柱的宽度与p型柱的宽度之和设为重复节距。因而，边缘终端区40的n型柱区3b的宽度和p型柱区4b的宽度小于有源区30的n型柱区3的宽度和p型柱区4的宽度。由此，在边缘终端区40中，耗尽层变得容易扩展，能够使边缘终端区40的耐压高于有源区30的耐压。
[0102]
在边缘终端区40设置有p
‑‑
型降低表面电场区域12。p
‑‑
型降低表面电场区域12从有源区30与边缘终端区40之间的边界延伸到后述的场板29以及场氧化膜13的下方。p
‑‑
型降
低表面电场区域12的平面形状为环状。
[0103]
p
‑‑
型降低表面电场区域12在图1的y方向(深度方向)上设置得比p型基区5a深。p
‑‑
型降低表面电场区域12的杂质浓度低于p型阱区63a的杂质浓度。因此，p型阱区63a、p型基区5a以及p
++
型接触区14a设置于p
‑‑
型降低表面电场区域12内。p
‑‑
型降低表面电场区域12与设置于有源区30与边缘终端区40之间的边界的沟槽18b相接。
[0104]
通过p
‑‑
型降低表面电场区域12，能够缓和p型基区5a的sj
‑
mosfet 50的外周侧的端部的电场集中，能够提升边缘终端区40的耐压。在边缘终端区40的并列pn结构20b中，有源区30侧的一部分n型柱区3b以及p型柱区4b的上表面与p
‑‑
型降低表面电场区域12的底面相接。
[0105]
处于sj
‑
mosfet 50的最外周侧的并列pn区域20b的p型柱区4b的上表面与处于sj
‑
mosfet 50的最外周侧的p型阱区63b的底面相接。在该处于sj
‑
mosfet 50的最外周侧的p型阱区63b与p
‑‑
型降低表面电场区域12之间，在图1的x方向上设置有后述的n
‑
型外延层27。
[0106]
另外，在边缘终端区40，在n型漂移层2(半导体基体)的表面设置有n
‑
型外延层(第一导电型的第二半导体层)27。如后所述，n
‑
型外延层27形成于n型漂移层2的整个表面。在n
‑
型外延层27的表面层设置有p型阱区63、63a、63b、p型基区5、5a和p
‑‑
型降低表面电场区域12的每一个的上侧的部分、以及n
+
型源区6和p
++
型接触区14、14a。
[0107]
另外，n
‑
型外延层27的杂质浓度低于n型漂移层2的杂质浓度。因此，以离子注入所注入的p型的杂质通过离子注入后的热处理，与n型漂移层2相比在n
‑
型外延层27中变得更容易扩散，在n型漂移层2中难以扩散。因而，能够容易控制通过离子注入后的热处理实现的p型基区5的扩散，能够抑制栅极阈值电压vth的不均一。
[0108]
在图1的x方向上，从sj
‑
mosfet 50的外周侧到n
‑
型外延层27、p型阱区63b以及p
‑‑
型降低表面电场区域12的表面设置有场氧化膜13。场氧化膜13与上表面100相比在图1的y方向上可以设置到更深的位置。场氧化膜13从场氧化膜13的有源区30侧的端部起连续到下表面的一部分而被p
‑‑
型降低表面电场区域12覆盖。在场氧化膜13的下表面设置有p
‑‑
型降低表面电场区域12、p型阱区63b以及n
‑
型外延层27，从场氧化膜13的另一个端部起连续到下表面的一部分而设置有n
‑
型外延层27。
[0109]
在p
‑‑
型降低表面电场区域12、p型阱区63a以及p型基区5a的上表面，设置有与场氧化膜13的有源区30侧的端部相连的绝缘膜66a，并且在n
‑
型外延层27的上表面设置有与场氧化膜13的另一个端部相连的绝缘膜66b。绝缘膜66a、66b可以以与栅绝缘膜7相同的工序形成。
[0110]
场板29设置于场氧化膜13和与场氧化膜13的有源区30侧的端部相连的绝缘膜66a的上表面。场板29与栅电极8电连接，并且也具有栅极布线的功能。
[0111]
沟道截断部62设置于场氧化膜13和与场氧化膜13的另一个端部相连的绝缘膜66b的上表面。应予说明，场板29与沟道截断部62在场氧化膜13上分开，并且隔开间隔地设置。层间绝缘膜9设置为覆盖场氧化膜13、场板29以及沟道截断部62。应予说明，在层间绝缘膜9与场板29以及沟道截断部62之间设置有绝缘膜(未图示)。此后，关于在层间绝缘膜9与场板29以及沟道截断部62之间设置的绝缘膜(未图示)，省略其说明。
[0112]
在以覆盖被填埋到设置于有源区30与边缘终端区40之间的边界的沟槽18b的栅电极8的上表面的方式设置的层间绝缘膜9与覆盖场板29的层间绝缘膜9之间设置有接触孔
64b，并且p
++
型接触区14a露出。
[0113]
在覆盖场氧化膜13、场板29以及沟道截断部62的层间绝缘膜9设置有接触孔64c，并且场板29露出。
[0114]
设置于层间绝缘膜9的上表面的源电极10从有源区30延伸到边缘终端区40的一部分的上表面，并且介由形成于层间绝缘膜9的接触孔64b与p
++
型接触区14a以及p型基区5a电连接。
[0115]
金属栅浇道61介由形成于层间绝缘膜9的接触孔64c与场板29电连接。p
‑‑
型降低表面电场区域12、场氧化膜13、场板29、沟道截断部62以及边缘终端区40的层间绝缘膜9可以在sj
‑
mosfet 50的外周设置为环状。应予说明，金属栅浇道61与源电极10电绝缘。
[0116]
图2a是表示实施方式的sj
‑
mosfet 50的其他的结构的截面图。图2a与图1不同之处是未设置处于相比于边缘终端区40的p型柱区4a靠sj
‑
mosfet 50的外周侧的位置的并列pn区域20b。在未设置并列pn区域20b的情况下，通过n
‑
型外延层27，将从n
‑
型外延层27与p
‑‑
型降低表面电场区域12的pn结延伸的耗尽层扩展到n型外延层27的sj
‑
mosfet 50的外周侧，由此能够使sj
‑
mosfet 50的耐压提升。
[0117]
图2b是表示实施方式的sj
‑
mosfet 50的又其他的结构的截面图。图2b与图2a不同之处是未设置与有源区30的p型柱区4的上表面相接的p型阱区63和与边缘终端区40的p型柱区4a的上表面相接的p型阱区63a。在图2b中，在有源区30的p型柱区4的上表面设置有p型基区5。有源区30的p型柱区4的上表面与p型基区5的底面相接。另外，在边缘终端区40的p型柱区4a的上表面设置有p型基区5a。边缘终端区40的p型柱区4a的上表面与p型基区5a的底面相接。图2b的截面形状与图2a的截面形状之所以不同是因为注入用于形成p型柱区4的后述的p型杂质的注入区域的位置不同。图2b示出的sj
‑
mosfet 50，如后述的图9c所示，在区间d2形成有注入区域92。在图2b中，由于未设置p型阱区63、63a，所以没有使在n型漂移层2(n型柱区3)形成的电流路径局部变窄的区域。通过电流路径因流通电流而产生的导通电压，耗尽层从n型柱区3与p型柱区4、4a的pn结扩展，由于耗尽层扩展，从而电流路径变窄。如果电流路径变窄(耗尽层扩展)则通态电阻增加。因而，由于未设置p型阱区63、63a，所以与图2a相比，通态电阻(动作状态的电阻)能够减小。
[0118]
图2c是表示实施方式的sj
‑
mosfet 50的又其他的结构的截面图。图2c与图2a不同之处是形成于层间绝缘膜9的接触孔64d、64e、64f具备凹部67a、67b、67c(沟)，并且在凹部67a、67b、67c的内部填埋有接触插塞19。
[0119]
在覆盖被填埋到有源区30的沟槽18b的栅电极8的上表面的层间绝缘膜9，在其与相邻的沟槽18b之间设置有凹部67a，所述凹部67a在y方向上比上表面100深。n
+
型源区6以及p
++
型接触区与凹部67a的侧壁相接(露出于凹部67a的侧壁)。p
++
型接触区14与凹部67a的底部相接(露出于凹部67a的底部)。该凹部67a为接触孔64d。应予说明，在栅电极8与层间绝缘膜9之间设置有绝缘膜(未图示)。此后，关于设置于栅电极8与层间绝缘膜9之间的绝缘膜(未图示)，省略其说明。
[0120]
同样地，在覆盖被填埋到有源区30的上述相邻的沟槽18b的栅电极8的上表面和被填埋到设置于有源区30与边缘终端区40之间的边界的沟槽18b的栅电极8的上表面的层间绝缘膜9，也设置有在y方向上比上表面100深的凹部67a。n
+
型源区6以及p
++
型接触区14与凹部67a的侧壁相接(露出于凹部67a的侧壁)。p
++
型接触区14与凹部67a的底部相接(露出于凹
部67a的底部)。该凹部67a为接触孔64d。
[0121]
在以覆盖被填埋到设置于有源区30与边缘终端区40之间的边界的沟槽18b的栅电极8的上表面的方式所设置的层间绝缘膜9与覆盖场板29的层间绝缘膜9之间设置有在y方向上比上表面100深的凹部67b。p
++
型接触区14a与凹部67b的侧壁以及底部相接(露出于凹部67b的侧壁以及底部)。该凹部67b为接触孔64e。
[0122]
在覆盖场氧化膜13、场板29以及沟道截断部62的层间绝缘膜9设置有凹部67c。凹部67c贯穿场板29而使场氧化膜13的表面露出。场板29与凹部67c的侧壁相接(露出于凹部67c的侧壁)。另外，凹部67c在场氧化膜13的表面也设置有凹部(沟)，并且场氧化膜13可以与凹部67c的侧壁相接(可以露出于凹部67c的侧壁)。场氧化膜与凹部67c的底部相接(露出于凹部67c的底部)。该凹部67c为接触孔64f。应予说明，在层间绝缘膜9与场板29以及沟道截断部62之间设置有绝缘膜(未图示)。以后，关于设置于层间绝缘膜9与场板29以及沟道截断部62之间的绝缘膜(未图示)，省略其说明。
[0123]
接触插塞19例如是以填埋性高的钨(w)作为材料的金属膜。另外，接触插塞19可以介由势垒金属设置于接触孔64d、64e、64f。源电极10介由有源区30的接触孔64d中的接触插塞19与n
+
型源区6和p
++
型接触区14电连接。另外，源电极10延伸到边缘终端区40的一部分，并且介由边缘终端区40的接触孔64e中的接触插塞19与p
++
型接触区14a电连接。
[0124]
金属栅浇道61介由接触孔64f中的接触插塞19与场板29电连接。应予说明，源电极10与金属栅浇道61电绝缘。
[0125]
在图2c中，与图2a同样地，表示不设置处于与边缘终端区40的p型柱区4a相比靠sj
‑
mosfet 50的外周侧的位置的并列pn区域20b的情况。图2c也可以如图1那样设置处于与边缘终端区40的p型柱区4a相比靠sj
‑
mosfet 50的外周侧的位置的并列pn区域20b。
[0126]
图2d是表示实施方式的sj
‑
mosfet 50的其他的结构的截面图。图2d与图1不同之处是与p型柱区4、4a的上表面相接的p型阱区63、63a与沟槽18b的侧壁相接。在图2d中，有源区30的p型阱区63在图2d的x方向上延伸，并与沟槽18b的侧壁相接，边缘终端区40的p型阱区63a在图2d的x方向上延伸，并与设置于有源区30和边缘终端区40之间的边界的沟槽18b相接。
[0127]
由此，p型阱区63、63a和p型基区5、5a与沟槽18b的侧壁相接。因此，容易防止由p型柱区4、4a的缺损和/或短沟道等沟道缺损产生的不良状态。进而，通过由p型阱区63、63a和p型基区5、5a形成的二级浓度梯度缓和沟道接合附近的电场，并且容易确保足够的沟道长度。
[0128]
图3是表示实施方式的sj
‑
mosfet的结构的俯视图，是图1的a
‑
a’截面的俯视图。如图3所示，边缘终端区40的并列pn区域20b的重复节距p2比有源区30的并列pn区域20的重复节距p1窄。
[0129]
并列pn区域20的重复节距p1在图3的x方向上表示相邻的n型柱区3的宽度与p型柱区4的宽度之和。另外，并列pn区域20b的重复节距p2在图3的x方向上表示相邻的n型柱区3b的宽度与p型柱区4b的宽度之和。在sj
‑
mosfet 50(超结半导体装置)中为了确保雪崩耐量，需要使边缘终端区40的耐压高于有源区30的耐压。因此，边缘终端区40的n型柱区3b的宽度以及p型柱区4b的宽度可以比有源区30的n型柱区3的宽度以及p型柱区4的宽度窄。由此，在边缘终端区40中，耗尽层容易扩展，能够使边缘终端区40的耐压高于有源区30的耐压。
[0130]
如图3所示，有源区30的n型柱区3以及p型柱区4的平面形状可以是例如长边方向与z方向平行的条纹结构。另外，边缘终端区40中的n型柱区3b以及p型柱区4b也可以是长边方向与z方向平行的条纹结构。进而，虽然未图示，但是沟槽18b的平面形状也可以是长边方向与z方向平行的条纹状。
[0131]
(实施方式的超结半导体装置的制造方法)
[0132]
接着，关于实施方式的超结半导体装置的制造方法进行说明。图4～图21是表示基于实施方式的sj
‑
mosfet的第一制造方法的制造过程中的状态的截面图。首先，准备包含硅并成为n
+
型漏极层的n
+
型半导体基板1。
[0133]
接着，在n
+
型半导体基板1的正面上，使杂质浓度比n
+
型半导体基板1的杂质浓度低的n型漂移层2外延生长。此时，使n型漂移层2掺杂n型杂质而外延生长，以便n型漂移层2的杂质浓度成为1.0
×
10
16
/cm3以上且3.0
×
10
17
/cm3以下。例如，在形成耐压为40v的超结半导体装置的情况下，可以将n型漂移层2的杂质浓度设为1.0
×
10
17
/cm3以下。另外，例如，在形成耐压为100v的超结半导体装置的情况下，可以将n型漂移层2的杂质浓度设为5.0
×
10
16
/cm3。n型漂移层2的杂质浓度在深度方向上为恒定。此处，深度方向是从n型漂移层2的表面朝向n
+
型半导体基板1的方向。至此为止的状态记载于图4。
[0134]
接着，在n型漂移层2的表面上形成氧化膜23。接着，在氧化膜23的表面上通过光刻技术形成抗蚀剂掩模24，该抗蚀剂掩模24在形成p型柱区4的位置处具有开口部。至此为止的状态记载于图5。
[0135]
接着，将抗蚀剂掩模24作为掩模，通过干式蚀刻在氧化膜23形成n型漂移层2露出的开口部。接着去除抗蚀剂掩模24，并将具有开口部的氧化膜23作为掩模，例如进行各向异性的干式蚀刻，在n型漂移层2形成p型柱用沟槽(第一沟槽)25a。至此为止的状态记载于图6。
[0136]
接着，在附有氧化膜23的状态下，进行各向同性蚀刻以及牺牲氧化。通过该工序，去除p型柱用沟槽25a的损伤，使p型柱用沟槽25a的底部圆化。关于进行各向同性蚀刻和牺牲氧化的顺序而言，无论哪个先进行都可以。另外，各向同性蚀刻和牺牲氧化也可以仅进行某一方。
[0137]
之后，去除氧化膜23。氧化膜23可以与牺牲氧化膜(未图示)同时去除。将在去除氧化膜23后形成的p型柱用沟槽25b的宽度设为w1。至此为止的状态记载于图7。
[0138]
接着，使杂质浓度低于n型漂移层2的杂质浓度的n
‑
型外延层27外延生长，以便覆盖n型漂移层2的表面，并填埋p型柱用沟槽25b的内部。此时，可以使n
‑
型外延层27掺杂n型杂质而外延生长，以便n
‑
型外延层27的杂质浓度成为1.0
×
10
15
/cm3以上且5.0
×
10
16
/cm3以下。例如，在形成耐压为40v的超结半导体装置的情况下，可以将n
‑
型外延层27的杂质浓度设为2.0
×
10
16
/cm3。另外，在形成耐压为100v的超结半导体装置的情况下，可以将n
‑
型外延层27的杂质浓度设为1.0
×
10
16
/cm3。
[0139]
在将n型漂移层2的杂质浓度设为a(/cm3)，将n
‑
型外延层27的杂质浓度设为b(/cm3)的情况下，n型漂移层2的杂质浓度与n
‑
型外延层27的杂质浓度之间的关系是a>b。关于n型漂移层2的杂质浓度a(/cm3)与n
‑
型外延层27的杂质浓度b(/cm3)而言，2≤a/b≤10的关系式成立。
[0140]
将n
‑
型外延层27的平坦的部分的厚度设为厚度t1。n
‑
型外延层27的平坦的部分是
在n型漂移层2的未形成p型柱用沟槽25b的面上形成有n
‑
型外延层27的部分。将该n
‑
型外延层27的平坦的部分的表面设为上表面100。
[0141]
在形成n
‑
型外延层27时，厚度t1设为比p型柱用沟槽25b的宽度w1的1/2厚的值(t1>w1/2)。通过使厚度t1比p型柱用沟槽25b的宽度w1的1/2厚，n
‑
型外延层27的上表面100(表面)可以无需进行使用cmp装置等进行平坦化的工序。至此为止的状态记载于图8。
[0142]
图9a～图9c是使用离子注入用掩模21进行离子注入22，并且在不同的条件下形成注入区域的状态的截面图。首先，在n
‑
型外延层27的表面(上表面100)上，通过光刻技术以例如光致抗蚀剂形成具有预定的开口部的离子注入用掩模21。离子注入用掩模21的开口部形成于p型柱用沟槽25b的上部。将离子注入用掩模21作为掩模进行p型杂质的离子注入22。p型杂质是例如硼(b)或者铝(al)等。离子注入22可以进行一次，也可以以不同的注入深度进行多次。在以不同的深度进行多次离子注入22的情况下，离子注入22的顺序能够进行各种改变。此处，深度表示从n
‑
型外延层27的上表面100(表面)朝向n
+
型半导体基板1的正面的方向。注入深度是注入来自n
‑
型外延层27的上表面100(表面)的杂质的深度(杂质浓度分布的峰位置)。
[0143]
另外，进行离子注入22形成的后述的注入区域90、91
‑
1、91
‑
2、92表示注入来自上表面100的杂质的区域(杂质浓度分布的峰位置)。因而，注入深度表示从n
‑
型外延层27的上表面100(表面)起直到形成于n
‑
型外延层27内的注入区域90、91
‑
1、91
‑
2、92为止的深度。
[0144]
进而，设定n
‑
型外延层27的表面(上表面100)与n型漂移层2的表面之间(n
‑
型外延层27的平坦的部分的厚度t1)的区间d1，并将从n型漂移层2的表面(半导体基体的表面)起直到p型柱用沟槽25b的底部为止的区间设为区间d2。
[0145]
图9a进行一次离子注入22而形成注入区域90。注入区域90形成于区间d1。例如，在区间d1为0.8μm且区间d2为1.0μm的情况下，注入区域90的注入深度是0.4μm。区间d1只要是0.5μm以上且1.0μm以下即可。注入区域90的注入深度只要是0.2μm以上且1.0μm以下即可。区间d2只要是0.5μm以上且2.0μm以下即可。应予说明，注入区域90也可以形成于区间d1与区间d2之间的边界。
[0146]
图9b进行两次离子注入22而形成注入区域91
‑
1、91
‑
2。注入区域91
‑
1形成于区间d1，注入区域91
‑
2形成于区间d2。例如，在区间d1为0.8μm且区间d2为1.0μm的情况下，将注入区域91
‑
1的注入深度设为0.4μm，将注入区域91
‑
2的注入深度设为1.6μm。区间d1只要是0.5μm以上且1.5μm以下即可。注入区域91
‑
1以及注入区域91
‑
2的注入深度只要是0.2μm以上且2.0μm以下即可。区间d2只要是1.0μm以上且4.0μm以下即可。应予说明，注入区域91
‑
1或者注入区域91
‑
2中的某一个也可以形成于区间d1与区间d2之间的边界。关于形成注入区域91
‑
1以及注入区域91
‑
2的顺序而言，无论哪一个先形成都可以。
[0147]
图9c进行一次离子注入22而形成注入区域92。注入区域92形成于区间d2。例如，在区间d1为0.8μm且区间d2为1.0μm的情况下，将注入区域92的注入深度设为1.2μm。区间d1只要是0.5μm以上且1.5μm以下即可。注入区域92的注入深度只要是0.4μm以上且2.0μm以下即可。注入区域92也可以形成于区间d1与区间d2之间的边界。
[0148]
在图9a、图9b以及图9c中，示出了离子注入22中的p型杂质的注入深度以及注入次数的代表性的例子，但是注入区域的注入深度以及注入次数等能够进行各种改变。
[0149]
图10a是在图9a的离子注入22后进行离子注入用掩模21的去除并通过热处理使p
型杂质扩散的截面图。由于n
‑
型外延层27的杂质浓度比n型漂移层2的杂质浓度低，所以通过p型杂质的离子注入22以及其后的热处理，p型杂质容易从注入区域90扩展到n
‑
型外延层27。因此，在n型漂移层2中形成n
‑
型外延层27的上表面100的宽度w3比p型柱区4的宽度w2宽的p型阱区63。
[0150]
相邻的p型柱区4之间成为n型柱区3，在n型漂移层2形成并列pn区域20。另外，边缘终端区40的p型柱区4a以及p型阱区63a也以相同的工序同样地形成。
[0151]
关于图10a的p型杂质浓度而言，在图9a所示的注入区域90中杂质浓度最高，在深度方向上杂质浓度随着从注入区域90离开而变低。此处，深度方向是从n
‑
型外延层27的表面朝向n
+
型半导体基板1的方向。
[0152]
图10b是在图9b的离子注入22后进行离子注入用掩模21的去除并通过热处理使p型杂质扩散的截面图。由于n
‑
型外延层27的杂质浓度比n型漂移层2的杂质浓度低，所以通过p型杂质的离子注入22以及其后的热处理，p型杂质容易从注入区域91
‑
1以及注入区域91
‑
2扩展到n
‑
型外延层27。因此，在n型漂移层2中形成n
‑
型外延层27的上表面100的宽度w3比p型柱区4的宽度w2宽的p型阱区63。
[0153]
相邻的p型柱区4之间成为n型柱区3，在n型漂移层2形成并列pn区域20。另外，边缘终端区40的p型柱区4a以及p型阱区63a也以相同的工序同样地形成。
[0154]
关于图10b的p型杂质浓度而言，在图9b所示的注入区域91
‑
1以及注入区域91
‑
2中杂质浓度最高，且在深度方向上杂质浓度随着从注入区域91
‑
1以及注入区域91
‑
2离开而变低。应予说明，在注入区域91
‑
1以及注入区域91
‑
2的p型杂质的扩散重叠的部分，p型杂质变多，在深度方向上，即使从注入区域91
‑
1以及注入区域91
‑
2离开杂质浓度也变高。此处，深度方向是从n
‑
型外延层27的表面朝向n
+
型半导体基板1的方向。
[0155]
图10c是在图9c的离子注入22后进行离子注入用掩模21的去除并通过热处理使p型杂质扩散的截面图。由于n
‑
型外延层27的杂质浓度比n型漂移层2的杂质浓度低，所以通过p型杂质的离子注入22以及其后的热处理，p型杂质容易从注入区域92扩展到n
‑
型外延层27。
[0156]
图9c所示的注入区域92形成于与n
‑
型外延层27的上表面100侧分开的区间d2。因此，注入区域92的p型杂质在n
‑
型外延层27的上表面100侧，难以在与深度方向垂直的方向(与宽度w2、w3平行的方向)上扩散。因而，p型柱区4的宽度w2和p型阱区63的n
‑
型外延层27的上表面100的宽度w3也可以以相同的宽度形成。
[0157]
相邻的p型柱区4之间成为n型柱区3，在n型漂移层2形成并列pn区域20。另外，边缘终端区40的p型柱区4a以及p型阱区63a也以相同的工序同样地形成。关于图10c的p型杂质浓度而言，在图9c所示的注入区域92中杂质浓度最高，且杂质浓度随着从注入区域92离开而变低。此处，深度方向是从n
‑
型外延层27的表面朝向n
+
型半导体基板1的方向。
[0158]
图10a以及图10b的p型阱区的截面形状相同，但是图10c与图10a以及图10b的截面形状不同。这是因为通过离子注入22形成的注入区域的位置不同。之后的制造工序以图10a的状态为基础进行说明。此处，深度方向设为从n
‑
型外延层27的表面(上表面100)朝向n
+
型半导体基板1的方向。另外，“浅”以及“深”是表示深度方向上的深度。
[0159]
另外，说明了使用光致抗蚀剂作为离子注入用掩模21的情况，但是也可以使用例如氧化膜作为离子注入用掩模21。在使用氧化膜的情况下，使用光刻技术以及蚀刻技术在
氧化膜形成开口部。在离子注入用掩模21使用氧化膜的情况下，能够在附有氧化膜的状态下进行用于将所注入的杂质扩散的热处理。
[0160]
接着，在n
‑
型外延层27的表面(上表面100)上，通过光刻技术形成具有用于形成p
‑‑
型降低表面电场区域12的开口部的离子注入用掩模65。离子注入用掩模65使用例如光致抗蚀剂。将离子注入用掩模65作为掩模，进行p型杂质的离子注入。p型杂质是例如硼(b)或者铝(al)等。在图11表示至此为止的状态。
[0161]
接着，在去除离子注入用掩模65后，进行用于将所注入的p型杂质扩散的热处理，在n
‑
型外延层27的表面层形成p
‑‑
型降低表面电场区域12。由于p
‑‑
型降低表面电场区域12的杂质浓度低于p型阱区63a的杂质浓度，所以在p型阱区63a不形成p
‑‑
型降低表面电场区域12。p
‑‑
型降低表面电场区域12的底面形成得比n
‑
型外延层27与n型漂移层2之间的边界深。另外，p
‑‑
型降低表面电场区域12的底面也可以形成得比p型柱区4a与p型阱区63a之间的边界(虚线)浅。至此为止的状态记载于图12。
[0162]
接着，在上表面100上形成氧化膜28。氧化膜28可以是例如locos膜。有源区30的氧化膜28的厚度形成得比形成于边缘终端区40的外周侧的氧化膜28的厚的部分薄。氧化膜28在n
‑
型外延层27的上表面形成厚度厚的部分，氧化膜28的厚的部分的底面形成到比上表面100深的位置。氧化膜28的厚的部分的有源区30侧的端部形成为从端部起连续到下表面的一部分而被p
‑‑
型降低表面电场区域12覆盖。另外，氧化膜28的厚的部分的另一个端部形成为从另一个端部起连续到下表面的一部分而被n
‑
型外延层27覆盖。至此为止的状态记载于图13。
[0163]
接着，在氧化膜28的表面通过光刻技术形成具有预定的开口部的抗蚀剂掩模(未图示)。接着，将抗蚀剂掩模作为掩模，通过干式蚀刻在氧化膜28形成开口部。接着去除抗蚀剂掩模，将氧化膜28作为掩模，通过各向异性的干式蚀刻，形成从n
‑
型外延层27的上表面100起贯穿n
‑
型外延层27并到达n型漂移层2的沟槽18a。至此为止的状态记载于图14。
[0164]
接着，在附有氧化膜28的状态下进行各向同性蚀刻以及牺牲氧化。通过该工序，去除沟槽18a的损伤并使沟槽18a的底部圆化。关于进行各向同性蚀刻和牺牲氧化的顺序而言，无论哪一个先进行都可以。另外，各向同性蚀刻和牺牲氧化也可以仅进行某一方。此后，去除作为形成沟槽18a的掩模所用的厚度薄的部分的氧化膜28。此时，可以同时去除厚度薄的部分的氧化膜28和牺牲氧化膜。去除氧化膜28后的沟槽成为沟槽18b。由于氧化膜28具有厚度薄的部分和在边缘终端区40具有厚度厚的部分，所以进行去除氧化膜28的厚度薄的部分的整面蚀刻，并保留边缘终端区40的厚度厚的部分的氧化膜。牺牲氧化膜(未图示)也可以与氧化膜28的厚度薄的部分一起去除。另外，通过光刻技术以及蚀刻技术去除氧化膜28，由此可以在边缘终端区40保留氧化膜28。保留于边缘终端区40的氧化膜(氧化膜28的厚度厚的部分)成为场氧化膜13。在图15表示至此为止的状态。
[0165]
接着，沿着n
‑
型外延层27、p
‑‑
型降低表面电场区域12以及p型阱区63、63a的表面(上表面100)、和沟槽18b的内壁形成栅绝缘膜7。该栅绝缘膜7可以在氧气氛中通过1000℃左右的温度的热氧化而形成。另外，该栅绝缘膜7可以通过利用高温氧化(high temperature oxide：hto)等那样的化学反应进行堆积的方法形成。
[0166]
接着，在栅绝缘膜7上设置掺杂有例如磷原子的多晶硅层。该多晶硅层形成为填埋沟槽18b内。通过光刻技术和蚀刻技术对该多晶硅层进行图案形成，在沟槽18b内部隔着栅
绝缘膜7形成栅电极8。
[0167]
另外，也可以选择性地保留形成于边缘终端区40的多晶硅层，将其设为场板29以及沟道截断部62。
[0168]
场板29连续地形成于在p
‑‑
型降低表面电场区域12、p型阱区63a以及p型基区5a上(上表面100)形成的栅绝缘膜7(绝缘膜66a)的上表面和场氧化膜13的有源区30侧的上表面。场板29与栅电极8电连接，也具有栅极布线的功能。
[0169]
沟道截断部62连续地形成于场氧化膜13的外周侧的上表面和形成于n
‑
型外延层27上(上表面100)的栅绝缘膜7(绝缘膜66b)的上表面。应予说明，场板29与沟道截断部62在场氧化膜13上分开。
[0170]
接着，从n
‑
型外延层27的上表面100(p型阱区63、63a以及n
‑
型外延层27的表面)进行用于形成p型基区5、5a的p型杂质的离子注入22。作为p型杂质，是例如硼(b)或者铝(al)等。此时，在n
‑
型外延层27之上的边缘终端区40中，场板29、沟道截断部62以及场氧化膜13作为掩模发挥功能。因此，在n
‑
型外延层27不注入p型杂质。另外，栅电极8也作为掩模发挥功能。至此为止的状态记载于图16。接着，去除在上表面100上所形成的栅绝缘膜7。应予说明，关于栅绝缘膜7的去除而言，只要栅绝缘膜7的厚度是不妨碍用于形成后述的n
+
型源区6的离子注入的厚度、例如以下，则不进行栅绝缘膜7的去除也可以。
[0171]
接着，通过热处理使p型杂质扩散，由此在n
‑
型外延层27、p型阱区63、63a以及p
‑‑
型降低表面电场区域12的表面层形成p型基区5、5a。通过该热处理，形成绝缘膜66c以便覆盖栅电极8的上表面、场板29以及沟道截断部62，该栅电极8包含以填埋沟槽18b的方式所形成的多晶硅层。
[0172]
p型基区5与p型阱区63重叠，并且p型基区5的底面形成得比p型阱区63的底面浅。p型基区5a与p型阱区63a重叠，并且p型基区5a的底面形成得比p型阱区63a的底面浅。
[0173]
p型基区5与p型基区5a的杂质浓度可以相等。p型阱区63与p型阱区63a的杂质浓度可以相等。p型基区5的杂质浓度高于p型阱区63的杂质浓度。另外，p型基区5a的杂质浓度高于p型阱区63a的杂质浓度。p型基区5、5a形成为与沟槽18b的侧壁相接。
[0174]
在边缘终端区40中，由于氧化膜28、场板29以及沟道截断部62作为掩模发挥功能，所以在被氧化膜28、场板29以及沟道截断部62覆盖上部的n
‑
型外延层27以及p
‑‑
型降低表面电场区域12中不注入硼(b)。由此，即使为了使形成p型基区5、5a的p型杂质扩散而进行热处理，形成p型基区5、5a的p型杂质也不向n
‑
型外延层27以及p
‑‑
型降低表面电场区域12扩散。因而，在边缘终端区40中，n
‑
型外延层27以及p
‑‑
型降低表面电场区域12保留。
[0175]
这样，通过第一制造方法，在形成沟槽18b后形成p型基区5，所述p型基区5形成沟道。至此为止的状态记载于图17。
[0176]
接着，在p型基区5的表面上，例如使用抗蚀剂，并通过光刻技术形成具有期望的开口部的掩模(未图示)。将该抗蚀剂掩模作为掩模，将n型杂质进行离子注入。通过该离子注入，在p型基区5的表面层，在要形成n
+
型源区6的位置注入n型杂质。注入的n型杂质为砷(as)、磷(p)等。
[0177]
接着，去除为了形成n
+
型源区6所用的离子注入用掩模。进而，在p型基区5的表面上，可以例如使用抗蚀剂，并通过光刻技术形成具有期望的开口部的掩模，在p型基区5的表面层注入p型杂质，该p型杂质形成与n
+
型源区6相接的p
++
型接触区14。另外，可以在p型基区
5a的表面层也注入形成p
++
型接触区14a的p型杂质。应予说明，在边缘终端区40的p型基区5a的表面层不形成n
+
型源区6。
[0178]
接着，为了形成n
+
型源区6以及p
++
型接触区14、14a，进行使所注入的杂质活性化的热处理。此处，说明活性化的热处理与离子注入后的热处理(使离子注入的杂质扩散的热处理)的不同。进行了离子注入的半导体基体、例如n型漂移层2等因离子注入而受到损伤从而产生缺陷。离子注入的杂质由于缺陷而成为全体不作为电荷而工作的状态。活性化的热处理表示使因离子注入而产生的缺陷恢复而成为与所注入的杂质量相应的电荷量(电阻)的热处理。离子注入后的热处理(使离子注入的杂质扩散的热处理)表示使因离子注入而产生的缺陷恢复而成为与所注入的杂质量相应的电荷量(电阻)，进而使杂质扩散到半导体基体、例如n型漂移层2等的任意的位置的热处理。因而，活性化的热处理与离子注入后的热处理(使离子注入的杂质扩散的热处理)相比，热历程小。所谓的热历程小表示例如热处理温度低或者热处理时间短，热处理温度低且热处理时间短。关于进行形成n
+
型源区6以及p
++
型接触区14、14a的离子注入的顺序而言，无论哪一个先进行都可以。至此为止的状态记载于图18。
[0179]
接着，在n
‑
型外延层27的表面(上表面100)的上部整面形成层间绝缘膜9。层间绝缘膜9形成为隔着绝缘膜66c覆盖例如栅绝缘膜7、栅电极8、n
+
型源区6、p
++
型接触区14、p型基区5a、p
++
型接触区14a、场氧化膜13、场板29以及沟道截断部62的上部。层间绝缘膜9由例如bpsg(boron phosphorus silicate glass：硼磷硅酸盐玻璃)、psg(phosphorus silicate glass：磷硅酸盐玻璃)等形成。另外，层间绝缘膜9也可以通过例如在bpsg之下(bpsg与栅电极8之间)形成hto(high temperature oxide：高温氧化物)、nsg(none
‑
doped silicate glass：非掺杂硅酸盐玻璃)和teos(正硅酸乙酯)膜中的任一种而形成为层叠膜。层间绝缘膜9的厚度可以为1μm左右。
[0180]
接着，通过光刻技术和蚀刻技术对层间绝缘膜9以及绝缘膜66c进行图案形成。在有源区30中，形成使n
+
型源区6和p
++
型接触区14的表面露出的接触孔64a(覆盖沿沟槽18b的内壁形成的栅绝缘膜7和栅电极8的上部的层间绝缘膜9的边界未图示)。另外，在边缘终端区40中形成使p
++
型接触区14a的表面露出的接触孔64b。进而，在边缘终端区40中形成使场板29的表面露出的接触孔64c。之后，进行热处理(回流)，将层间绝缘膜9平坦化。至此为止的状态记载于图19。
[0181]
接着，以填埋接触孔64a、64b、64c内，进而连续地覆盖层间绝缘膜9的上表面的方式，通过溅射将铝或者以铝为主成分的合金(al
‑
si、al
‑
cu、al
‑
si
‑
cu)等的金属膜进行成膜。应予说明，在将金属膜进行成膜之前，可以以沿接触孔64a、64b、64c的内壁且连续到层间绝缘膜9的上表面的方式，通过溅射形成包含钛膜(ti)、氮化钛膜(tin)或者钛膜、氮化钛膜的层叠膜(例如，ti/tin等)的势垒金属(未图示)。之后，通过光刻技术以及蚀刻技术对金属膜以及势垒金属(未图示)进行图案形成，由此形成源电极10、金属栅浇道61以及栅电极焊盘(未图示)。应予说明，势垒金属也可以仅形成于接触孔64a、64b、64c内。
[0182]
在有源区30中，源电极10与在接触孔64a露出表面的n
+
型源区6以及p
++
型接触区14电连接。另外，在边缘终端区40中，源电极10与在接触孔64b露出表面的p
++
型接触区14a电连接。另外，金属栅浇道61与在接触孔64c露出表面的场板29以及栅电极8电连接。栅电极焊盘(未图示)与金属栅浇道61以及栅电极8电连接。应予说明，在接触孔64a、64b、64c内也可以
隔着势垒金属填埋钨插塞等。
[0183]
接着，通过溅射在n
+
型半导体基板1的背面(半导体基体的背面)形成背面电极11。背面电极11可以由例如镍(ni)、钛(ti)、金(au)、银(ag)、铝(al)或者以铝为主成分的合金(al
‑
si、al
‑
cu、al
‑
si
‑
cu)等的金属膜等形成。另外，也可以成膜例如镍、钛、金、银、铝或者以铝为主成分的合金(al
‑
si、al
‑
cu、al
‑
si
‑
cu)等的金属膜等的层叠膜(例如，ti/ni/au、al/ti/ni/au等)。在将背面电极11进行成膜后进行热处理，形成n
+
型半导体基板1与背面电极11的欧姆接合。由此，完成图2a示出的sj
‑
mosfet 50。
[0184]
这样，形成为在成为p型柱区4、4a的区域形成p型柱用沟槽25b，并将杂质浓度比成为n型柱区3的n型漂移层2低的n
‑
型外延层27填埋到p型柱用沟槽25。
[0185]
进而，进行自n
‑
型外延层27的表面(上表面100)的p型杂质的离子注入和用于使所注入的杂质扩散的热处理，形成p型柱区4、4a以及p型阱区63、63a。由此，由于不进行p型外延层的堆积就能够形成p型柱区4，所以不需要在边缘终端区40中去除p型外延层的工序。另外，被填埋到p型柱用沟槽25b的n
‑
型外延层27的表面不需要使用cmp装置等进行平坦化的工序。因而，能够通过减少制造工序的数量来降低制造成本。
[0186]
进而，与多级外延方式相比，能够将n型柱区3以及p型柱区4的各自宽度微细化，在例如耐压为100v以下的sj
‑
mosfet(超结半导体装置)50中能够降低通态电阻。另外，因为通过基于离子注入和热处理实现的扩散而形成p型柱区4，所以在p型柱区4与n型柱区3的边界发生相互扩散。因此，与以往的以沟槽填埋方式形成p型柱区和n型柱区的情况相比，p型柱区4与n型柱区3的边界的导电型平缓地变化。结果，耗尽层容易扩展，能够缓和电场而使耐压提升。
[0187]
图2c示出的sj
‑
mosfet 50如以下那样地进行制造。首先，与图2a示出的sj
‑
mosfet 50同样地，进行与图4～图17相同的工序，形成到p型基区5为止。取代图18、19的工序而以图20、21的工序形成接触插塞19。
[0188]
在图17记载的工序后，在p型基区5的上部隔着绝缘膜66c，通过光刻技术形成具有期望的开口部的例如抗蚀剂掩模(未图示)。使用该抗蚀剂掩模进行离子注入，注入n型杂质。在有源区30的p型基区5的表面层注入形成n
+
型源区6的n型杂质。作为n型杂质，是例如砷(as)或者磷(p)等。之后，去除抗蚀剂掩模。
[0189]
接着，在p型基区5、5a的上部，隔着绝缘膜66c通过光刻技术形成具有期望的开口部的例如抗蚀剂掩模(未图示)。使用该抗蚀剂掩模进行离子注入，注入p型杂质。在p型基区5、5a的表面层注入形成p
++
型接触区14、14a的p型杂质。形成p
++
型接触区14、14a的p型杂质被注入到比形成n
+
型源区6的n型杂质更深的位置。
[0190]
可以在边缘终端区40的p型基区5a的表面层注入形成p
++
型接触区14a的p型杂质，不注入形成n
+
型源区6的n型杂质。
[0191]
接着，进行用于使在n
+
型源区6以及p
++
型接触区14所注入的杂质活性化的热处理。将所注入的杂质活性化的热处理与用于使所注入的杂质扩散的热处理相比，其热历程小。p
++
型接触区14的底面形成得比n
+
型源区6的底面深。另外，形成n
+
型源区6以及p
++
型接触区14的离子注入的顺序能够进行各种改变。至此为止的状态记载于图20。
[0192]
接着，在n
‑
型外延层27的表面(上表面100)的上部整面形成层间绝缘膜9。层间绝缘膜9形成为隔着绝缘膜66c覆盖例如栅绝缘膜7、栅电极8、n
+
型源区6、p
++
型接触区14、p型
基区5a、p
++
型接触区14a、场氧化膜13、场板29以及沟道截断部62的上部。层间绝缘膜9由例如bpsg(boron phosphorus silicate glass：硼磷硅酸盐玻璃)、psg(phosphorus silicate glass：磷硅酸盐玻璃)等形成。另外，层间绝缘膜9也可以通过在例如bpsg之下(bpsg与栅电极8之间)形成hto(high temperature oxide：高温氧化物)、nsg(none
‑
doped silicate glass：非掺杂硅酸盐玻璃)和teos(正硅酸乙酯)膜中的任一种而形成为层叠膜。层间绝缘膜9的厚度可以是1μm左右。
[0193]
接着，在层间绝缘膜9的表面上，例如通过光刻技术形成具有开口部的抗蚀剂掩模(未图示)。接着，使用抗蚀剂掩模通过各向异性的干式蚀刻在层间绝缘膜9以及绝缘膜66c形成开口部(覆盖沿沟槽18b的内壁形成的栅绝缘膜7和栅电极8的上部的绝缘膜66c的边界未图示)。接着，通过各向异性的干式蚀刻形成凹部67d、67e、67f。在sj
‑
mosfet 50完成时，凹部67d、67e、67f成为图2c的凹部67a、67b、67c。
[0194]
在覆盖被填埋到有源区30的沟槽18b的栅电极8的上表面的层间绝缘膜9以及绝缘膜66c，在其与相邻的沟槽18b之间形成比上表面100深的凹部67d。n
+
型源区6以及p
++
型接触区14与凹部67d的侧壁相接(露出于凹部67d的侧壁)。p
++
型接触区14与凹部67d的底部相接(露出于凹部67d的底部)。该凹部67d是接触孔64d。
[0195]
同样地，在覆盖被填埋到有源区30的上述相邻的沟槽18b的栅电极8的上表面的层间绝缘膜9以及绝缘膜66c与覆盖被填埋到设置于有源区30与边缘终端区40之间的边界的沟槽18b的栅电极8的上表面的层间绝缘膜9以及绝缘膜66c之间，也形成比上表面100深的凹部67d。n
+
型源区6以及p
++
型接触区14与凹部67d的侧壁相接(露出于凹部67d的侧壁)。p
++
型接触区14与凹部67d的底部相接(露出于凹部67d的底部)。该凹部67d是接触孔64d。
[0196]
在以覆盖被填埋到设置于有源区30与边缘终端区40之间的边界的沟槽18b的栅电极8的上表面的方式设置的层间绝缘膜9以及绝缘膜66c与覆盖场板29的层间绝缘膜9之间，形成比上表面100深的凹部67e。p
++
型接触区14a与凹部67e的侧壁以及底部相接(露出于凹部67e的侧壁以及底部)。该凹部67e是接触孔64e。
[0197]
在覆盖场板29和沟道截断部62的层间绝缘膜9以及绝缘膜66c形成凹部67f。在凹部67f的底部，贯穿场板29而露出场氧化膜13的表面。场板29和场氧化膜13与凹部67f的侧壁相接(露出于凹部67f的侧壁)。场氧化膜13与凹部67f的底部相接(露出于凹部67f的底部)。该凹部67f是接触孔64f。应予说明，场氧化膜13也可以不与凹部67f的侧壁相接。
[0198]
在进行形成接触孔64d、64e、64f的干式蚀刻后，去除抗蚀剂掩模并且进行热处理(回流)而将层间绝缘膜9平坦化。
[0199]
接着，通过溅射从层间绝缘膜9的表面沿接触孔64d、64e、64f的内壁，形成包括钛膜(ti)、氮化钛膜(tin)或者钛膜、氮化钛膜的层叠膜(例如，ti/tin等)的势垒金属(未图示)。接着，形成为在接触孔64d、64e、64f内隔着势垒金属填埋例如钨膜(w)。
[0200]
接着，进行钨膜的蚀刻，在接触孔64d、64e、64f内形成接触插塞19。形成于接触孔64d内的接触插塞19介由势垒金属(未图示)与n
+
型源区6以及p
++
型接触区14电连接。另外，形成于接触孔64e内的接触插塞19介由势垒金属(未图示)与p
++
型接触区14a电连接。另外，形成于接触孔64f内的接触插塞19介由势垒金属(未图示)与场板29电连接。至此为止的状态记载于图21。
[0201]
接着，通过溅射在图21所示的sj
‑
mosfet(超结半导体装置)的上表面将铝或者以
铝为主成分的合金(al
‑
si、al
‑
cu、al
‑
si
‑
cu)等的金属膜进行成膜。接着，通过光刻技术以及蚀刻技术对金属膜进行图案形成而形成源电极10、金属栅浇道61以及栅电极焊盘(未图示)。
[0202]
源电极10与接触插塞19电连接，所述接触插塞19与p
++
型接触区14电连接。另外，金属栅浇道61与场板29电连接。进而，金属栅浇道61与栅电极8电连接，栅电极焊盘(未图示)与金属栅浇道61以及栅电极8电连接。
[0203]
接着，通过溅射在n
+
型半导体基板1的背面(半导体基体的背面)形成背面电极11。背面电极11可以由例如镍(ni)、钛(ti)、金(au)、银(ag)、铝(al)或者以铝为主成分的合金(al
‑
si、al
‑
cu、al
‑
si
‑
cu)等的金属膜等形成。另外，也可以成膜镍、钛、金、银、铝或者以铝为主成分的合金等的金属膜等的层叠膜(例如，ti/ni/au、al/ti/ni/au等)。在对背面电极11成膜后进行热处理，形成n
+
型半导体基板1与背面电极11的欧姆接合。由此，完成图2c示出的sj
‑
mosfet 50。
[0204]
图2c示出的sj
‑
mosfet 50能够如以下那样地进行制造。首先，与图2a示出的sj
‑
mosfet 50同样地，进行与图4～图17相同的工序，形成到p型基区5为止。取代图18、19的工序而以图22～图25的工序形成接触插塞19。
[0205]
在直到图17为止进行了实施方式的sj
‑
mosfet的第一制造方法后，在p型基区5的表面上，例如使用抗蚀剂，并通过光刻技术形成具有期望的开口部的掩模(未图示)。将该抗蚀剂掩模作为掩模而将n型杂质进行离子注入。通过该离子注入，在p型基区5的表面层，在要形成n
+
型源区6的位置注入n型杂质。注入的n型杂质是砷(as)、磷(p)等。应予说明，在边缘终端区40的p型基区5a的表面层可以不注入形成n
+
型源区6的n型杂质。接着，去除为了形成n
+
型源区6所用的离子注入用掩模。接着，为了形成n
+
型源区6，进行使所注入的杂质活性化的热处理。至此为止的状态记载于图22。
[0206]
接着，在n
‑
型外延层27的表面(上表面100)的上部整面形成层间绝缘膜9。层间绝缘膜9形成为隔着绝缘膜66c覆盖例如栅绝缘膜7、栅电极8、n
+
型源区6、p
++
型接触区14、p型基区5a、p
++
型接触区14a、场氧化膜13、场板29以及沟道截断部62的上部。层间绝缘膜9由例如bpsg(boron phosphorus silicate glass：硼磷硅酸盐玻璃)、psg(phosphorus silicate glass：磷硅酸盐玻璃)等形成。另外，层间绝缘膜9也可以通过例如在bpsg之下(bpsg与栅电极8之间)形成hto(high temperature oxide：高温氧化物)、nsg(none
‑
doped silicate glass：非掺杂硅酸盐玻璃)和teos(正硅酸乙酯)膜中的任一种而形成为层叠膜。层间绝缘膜9的厚度可以是1μm左右。至此为止的状态记载于图23。
[0207]
接着，在层间绝缘膜9的表面上，通过例如光刻技术形成具有开口部的抗蚀剂掩模(未图示)。接着，使用抗蚀剂掩模通过各向异性的干式蚀刻在层间绝缘膜9以及绝缘膜66c形成开口部(覆盖沿沟槽18b的内壁形成的栅绝缘膜7和栅电极8的上部的绝缘膜66c的边界未图示)。接着，通过各向异性的干式蚀刻形成凹部67d、67e、67f。在sj
‑
mosfet 50完成时，凹部67d、67e、67f成为图2c的凹部67a、67b、67c。
[0208]
在覆盖被填埋到有源区30的沟槽18b的栅电极8的上表面的层间绝缘膜9以及绝缘膜66c，在其与相邻的沟槽18b之间形成比上表面100深的凹部67d。n
+
型源区6以及p型基区5与凹部67d的侧壁相接(露出于凹部67d的侧壁)。p型基区5与凹部67d的底部相接(露出于凹部67d的底部)。该凹部67d是接触孔64d。
[0209]
同样地，在覆盖被填埋到有源区30的上述相邻的沟槽18b的栅电极8的上表面的层间绝缘膜9以及绝缘膜66c与覆盖被填埋到设置于有源区30与边缘终端区40之间的边界的沟槽18b的栅电极8的上表面的层间绝缘膜9以及绝缘膜66c之间，也形成比上表面100深的凹部67d。n
+
型源区6以及p型基区5与凹部67d的侧壁相接(露出于凹部67d的侧壁)。p型基区5与凹部67d的底部相接(露出于凹部67d的底部)。该凹部67d是接触孔64d。
[0210]
在以覆盖被填埋到设置于有源区30与边缘终端区40之间的边界的沟槽18b的栅电极8的上表面的方式设置的层间绝缘膜9以及绝缘膜66c与覆盖场板29的层间绝缘膜9之间，形成比上表面100深的凹部67e。p型基区5a与凹部67e的侧壁以及底部相接(露出于凹部67e的侧壁以及底部)。该凹部67e是接触孔64e。
[0211]
在覆盖场板29和沟道截断部62的层间绝缘膜9以及绝缘膜66c形成凹部67f。在凹部67f的底部，贯穿场板29而露出场氧化膜13的表面。场板29以及场氧化膜13与凹部67f的侧壁相接(露出于凹部67f的侧壁)。场氧化膜13与凹部67f的底部相接(露出于凹部67f的底部)。该凹部67f是接触孔64f。应予说明，场氧化膜13也可以不与凹部67f的侧壁相接。
[0212]
接着，将层间绝缘膜9作为掩模而进行离子注入22，注入p型杂质。在凹部67d的底部和凹部67e的侧面以及底部注入在p型基区5、5a的表面层形成p
++
型接触区14、14a的p型杂质。可以在边缘终端区40的p型基区5a的表面层注入形成p
++
型接触区14a的p型杂质，不注入形成n
+
型源区6的n型杂质。至此为止的状态记载于图24。
[0213]
接着，进行热处理(回流)而将层间绝缘膜9平坦化。另外，也可以在将层间绝缘膜9平坦化的同时，使所注入的形成p
++
型接触区14、14a的p型杂质活性化。
[0214]
接着，通过溅射从层间绝缘膜9的表面沿接触孔64d、64e、64f的内壁，形成包括钛膜(ti)、氮化钛膜(tin)或者钛膜、氮化钛膜的层叠膜(例如，ti/tin等)的势垒金属(未图示)。接着，形成为在接触孔64d、64e、64f内隔着势垒金属填埋例如钨膜(w)。
[0215]
接着，进行钨膜的蚀刻，在接触孔64d、64e、64f内形成接触插塞19。形成于接触孔64d内的接触插塞19介由势垒金属(未图示)与n
+
型源区6以及p
++
型接触区14电连接。另外，形成于接触孔64e内的接触插塞19介由势垒金属(未图示)与p
++
型接触区14a电连接。另外，形成于接触孔64f内的接触插塞19介由势垒金属(未图示)与场板29电连接。至此为止的状态记载于图25。
[0216]
接着，通过溅射在图25所示的sj
‑
mosfet(超结半导体装置)的上表面将铝或者以铝为主成分的合金(al
‑
si、al
‑
cu、al
‑
si
‑
cu)等的金属膜进行成膜。接着，通过光刻技术以及蚀刻技术对金属膜进行图案形成，形成源电极10、金属栅浇道61以及栅电极焊盘(未图示)。
[0217]
源电极10与接触插塞19电连接，所述接触插塞19与p
++
型接触区14电连接。另外，金属栅浇道61与场板29电连接。进而，金属栅浇道61与栅电极8电连接，并且栅电极焊盘(未图示)与金属栅浇道61以及栅电极8电连接。
[0218]
接着，通过溅射在n
+
型半导体基板1的背面(半导体基体的背面)形成背面电极11。背面电极11可以由例如镍(ni)、钛(ti)、金(au)、银(ag)、铝(al)或者以铝为主成分的合金(al
‑
si、al
‑
cu、al
‑
si
‑
cu)等的金属膜等形成。另外，也可以成膜镍、钛、金、银、铝或者以铝为主成分的合金等的金属膜等的层叠膜(例如，ti/ni/au、al/ti/ni/au等)。在将背面电极11成膜后进行热处理，形成n
+
型半导体基板1与背面电极11的欧姆接合。由此，完成图2c示
出的sj
‑
mosfet 50。
[0219]
接着，关于与图4～图21所示的第一制造方法不同的第二制造方法进行说明。图26～图30是表示基于实施方式的sj
‑
mosfet的第二制造方法的制造过程中的状态的截面图。第二制造方法是图2d所示的sj
‑
mosfet的制造方法。由于边缘终端区40的制造方法与第一制造方法相同，所以在图26～图30中表示有源区30的截面图。第二制造方法至图4～图8所示的工序为止进行与第一制造方法相同的工序，形成n
‑
型外延层27。
[0220]
第二制造方法与第一制造方法不同之处是在n
‑
型外延层27通过离子注入22形成的注入区域93。具体地，第二制造方法与第一制造方法不同之处是在区间d1中，在除边缘终端区40的一部分以外的预定的区域的整面进行离子注入22而形成注入区域93。预定的区域是与图9a所示的形成p型柱区4a的离子注入用掩模21的开口部相比靠有源区30侧的区域。
[0221]
此处，深度是表示从n
‑
型外延层27的上表面100(表面)朝向n
+
型半导体基板1的正面的方向。注入深度是注入来自n
‑
型外延层27的上表面100(表面)的杂质的深度(杂质浓度分布的峰位置)。
[0222]
另外，进行离子注入22而形成的注入区域93表示注入来自上表面100的杂质的区域(杂质浓度分布的峰位置)。注入深度表示从n
‑
型外延层27的上表面100(表面)起到形成于n
‑
型外延层27内的注入区域93为止的深度。
[0223]
进而，设定n
‑
型外延层27的表面(上表面100)与n型漂移层2的表面之间的(n
‑
型外延层27的平坦的部分的厚度t1)的区间d1，并将从n型漂移层2的表面起到p型柱用沟槽25b的底部为止的区间(p型柱用沟槽25b的深度)设为区间d2。
[0224]
在形成图8所示的n
‑
型外延层27的工序后，从n
‑
型外延层27的表面向预定的区域进行p型杂质的离子注入22。作为p型杂质，是例如硼(b)或者铝(al)等。在第二制造方法中，可以在n
‑
型外延层27的预定的区域进行离子注入22，并且在与图9a所示的形成不进行离子注入的边缘终端区40的p型柱区4a的离子注入用掩模21的开口部相比靠外周侧的区域，不新形成离子注入用掩模。在不进行离子注入22的外周侧的区域中，可以保留图6所示的氧化膜23作为掩模，不注入p型杂质。另外，在外周侧的区域中，可以在n
‑
型外延层27的表面(上表面100)通过抗蚀剂等形成离子注入用掩模21而进行离子注入22。
[0225]
通过离子注入22形成的注入区域93形成于区间d1。在区间d1为0.8μm且区间d2为1.0μm的情况下，将从n
‑
型外延层27的表面起直到注入区域93为止的深度设为0.4μm。区间d1(厚度t1)只要是0.5μm以上且1.0μm以下即可。从n
‑
型外延层27的表面(上表面100)起直到注入区域93为止的注入深度只要是0.2μm以上且1.0μm以下即可。另外，区间d2只要是0.5μm以上且2.0μm以下即可。注入区域93也可以形成于区间d1与区间d2之间的边界。至此为止的状态记载于图26。
[0226]
接着，去除在离子注入22中所使用的掩模(未图示)、例如氧化膜23、由抗蚀剂所形成的离子注入用掩模21等，并且之后进行热处理而使p型杂质扩散。由此，形成p型柱区4以及p型阱区63。
[0227]
此处，n
‑
型外延层27由比n型漂移层2的杂质浓度低的杂质浓度形成。通过p型杂质的离子注入22以及其后的热处理，p型杂质容易从注入区域93扩展到n
‑
型外延层27。
[0228]
相邻的p型柱区4之间成为n型柱区3，形成并列pn区域20。p型阱区63形成于进行了离子注入22的预定的区域的整面。
[0229]
关于p型阱区63和p型柱区4的杂质浓度而言，在注入区域93中杂质浓度最高，在深度方向上杂质浓度随着从注入区域93离开而变低。此处，深度方向是从n
‑
型外延层27的表面朝向n
+
型半导体基板1的方向。
[0230]
在离子注入22后的用于使p型杂质扩散的热处理后，在p型阱区63的表面(上表面100)上形成氧化膜28。应予说明，氧化膜28也可以在离子注入22后的用于使p型杂质扩散的热处理中形成。
[0231]
在进行热处理时，p型柱区4与p型阱区63之间的边界(p型柱用沟槽25b与n型漂移层2的表面之间的角部)的形状可以通过杂质的扩散而形成具有圆度的形状。至此为止的状态记载于图27。
[0232]
这样，在第二制造方法中，在形成后述的沟槽18a之前，在除边缘终端区40的一部分以外的预定的区域的整面进行离子注入22而形成注入区域93。在离子注入22之后进行热处理，形成p型柱区4和p型阱区63。
[0233]
n
‑
型外延层27的杂质浓度由比n型漂移层2的杂质浓度低的杂质浓度形成。由于n
‑
型外延层27与n型漂移层2之间的杂质浓度的浓度差大，所以通过离子注入22所注入的p型杂质难以扩散到n型漂移层2，而容易在n
‑
型外延层27中扩散。
[0234]
p型阱区63由于形成于进行了离子注入22的预定的区域的整面，并且其与沟槽18b的侧壁相接，所以具有与通过之后的工序形成的p型基区5相同的功能。由于通过离子注入22所注入的p型杂质难以扩散到n型漂移层2，所以能够抑制沟道长度由于热处理而扩展这一情况。
[0235]
接着，在氧化膜28的表面通过光刻技术形成具有预定的开口部的光致抗蚀剂掩模(未图示)。接着，使用光致抗蚀剂掩模通过例如各向异性的干式蚀刻在氧化膜28形成开口部。接着去除光致抗蚀剂掩模(未图示)，并将氧化膜28作为掩模，通过各向异性的干式蚀刻形成贯穿p型阱区63并到达n型漂移层2(n型柱区3)的沟槽18a。在第二制造方法中，p型阱区63与沟槽18a的侧壁相接。至此为止的状态记载于图28。
[0236]
接着，在附有氧化膜28的状态下，进行各向同性蚀刻以及牺牲氧化。通过该工序去除沟槽18a的损伤并使沟槽18a的底部圆化。关于进行各向同性蚀刻和牺牲氧化的顺序而言，无论哪一个先进行都可以。另外，各向同性蚀刻和牺牲氧化也可以仅进行某一方。之后，去除氧化膜28。可以在去除氧化膜28的同时也去除牺牲氧化膜(未图示)。
[0237]
接着，沿p型阱区63的表面(n
‑
型外延层27的上表面100)和沟槽18b的内壁形成栅绝缘膜7。该栅绝缘膜7可以在氧气氛中通过1000℃左右的温度的热氧化而形成。另外，该栅绝缘膜7也可以通过利用高温氧化(high temperature oxide：hto)等那样的化学反应进行堆积的方法来形成。
[0238]
接着，在栅绝缘膜7上设置掺杂有例如磷原子的多晶硅层。该多晶硅层形成为填埋沟槽18b内。通过光刻技术和蚀刻技术对该多晶硅层进行图案形成，在沟槽18b内部隔着栅绝缘膜7形成栅电极8。p型阱区63与沟槽18b的侧壁相接。
[0239]
接着，从p型阱区63的表面(n
‑
型外延层27的上表面100)进行用于形成p型基区5的p型杂质例如硼(b)等的离子注入22。在有源区30中，栅电极8作为掩模发挥功能。至此为止的状态记载于图29。
[0240]
接着，进行用于使通过离子注入22所注入的p型杂质扩散的热处理来形成p型基区
5。p型基区5形成于p型阱区63的表面层，p型基区5的杂质浓度高于p型阱区63的杂质浓度。在深度方向上，p型基区5的底面形成得比p型阱区63的底面浅。p型基区5以及p型阱区63形成为与沟槽18b的侧壁相接。
[0241]
同样地，在有源区30侧，p型基区5以及p型阱区63与形成于有源区30与边缘终端区40之间的边界的沟槽18b(未图示)的侧壁相接，并且在边缘终端区40，p型基区5a以及p型阱区63a与形成于有源区30与边缘终端区40之间的边界的沟槽18b(未图示)的侧壁相接。
[0242]
在形成p型阱区63后进行沟槽18b的形成的情况下，因对sj
‑
mosfet(超结半导体装置)50加热的工序例如氧化膜28、牺牲氧化膜以及栅绝缘膜7的形成等，p型阱区63的p型杂质扩散而栅极阈值电压的不均一可能变大。因此，通过在形成沟槽18b后(形成栅电极8后)形成p型基区5，能够使栅极阈值电压稳定。至此为止的状态记载于图30。
[0243]
应予说明，在不进行形成p型基区5的p型杂质的离子注入22的情况下，能够减少离子注入的次数，能够降低制造成本。之后，与第一制造方法同样地通过进行形成n
+
型源区6的工序之后的工序，完成图2d所示的sj
‑
mosfet50。在第二制造方法中，p型阱区63与第一制造方法的p型阱区63不同，p型阱区63与沟槽18b的侧壁相接。
[0244]
接着，关于与图26～图30所示的第二制造方法不同的第三制造方法进行说明。图31～图39是表示基于实施方式的sj
‑
mosfet的第三制造方法的制造过程中的状态的截面图。第三制造方法是图2b所示的sj
‑
mosfet的制造方法。首先，第三制造方法至图4～图8、图9c、图10c所示的工序为止进行与第一制造方法相同的工序，通过热处理使p型杂质扩散。
[0245]
第三制造方法与第一制造方法不同之处是仅在p型柱用沟槽25b内填埋有n
‑
型外延层27的区域进行第二导电型杂质的离子注入，形成p型柱区4、4a。
[0246]
接着，在n
‑
型外延层27的表面(上表面100)上通过光刻技术形成具有用于形成p
‑‑
型降低表面电场区域12的开口部的离子注入用掩模65。离子注入用掩模65使用例如光致抗蚀剂。将离子注入用掩模65作为掩模而进行p型杂质的离子注入。p型杂质是例如硼(b)或者铝(al)等。在图31表示至此为止的状态。
[0247]
接着，在去除离子注入用掩模65后进行用于使所注入的p型杂质扩散的热处理，在n
‑
型外延层27的表面层形成p
‑‑
型降低表面电场区域12。由于p
‑‑
型降低表面电场区域12的杂质浓度低于p型阱区63a的杂质浓度，所以在p型阱区63a不形成p
‑‑
型降低表面电场区域12。p
‑‑
型降低表面电场区域12的底面形成得比n
‑
型外延层27与n型漂移层2之间的边界深。另外，p
‑‑
型降低表面电场区域12的底面可以形成得比p型柱区4a与p型阱区63a之间的边界(虚线)深，p
‑‑
型降低表面电场区域12的底面也可以形成得比p型柱区4a与p型阱区63a之间的边界(虚线)浅。至此为止的状态记载于图32。
[0248]
接着，在上表面100上形成氧化膜28。氧化膜28可以是例如locos膜。有源区30的氧化膜28的厚度形成得薄于形成于边缘终端区40的外周侧的氧化膜28的厚的部分。关于氧化膜28而言，厚度厚的部分形成于n
‑
型外延层27的上表面，氧化膜28的厚的部分的底面形成到比上表面100深的位置为止。氧化膜28的厚的部分的有源区30侧的端部形成为从端部起连续到下表面的一部分而被p
‑‑
型降低表面电场区域12覆盖。另外，氧化膜28的厚的部分的另一个端部形成为从另一个端部起连续到下表面的一部分而被n
‑
型外延层27覆盖。至此为止的状态记载于图33。
[0249]
接着，在氧化膜28的表面通过光刻技术形成具有预定的开口部的抗蚀剂掩模(未
图示)。接着，将抗蚀剂掩模作为掩模，通过干式蚀刻在氧化膜28形成开口部。接着去除抗蚀剂掩模，并且将氧化膜28作为掩模，通过各向异性的干式蚀刻形成从n
‑
型外延层27的上表面100起贯穿n
‑
型外延层27而到达n型漂移层2的沟槽18a。至此为止的状态记载于图34。
[0250]
接着，在附有氧化膜28的状态下，进行各向同性蚀刻以及牺牲氧化。通过该工序，去除沟槽18a的损伤，使沟槽18a的底部圆化。关于进行各向同性蚀刻和牺牲氧化的顺序而言，无论哪一个先进行都可以。另外，各向同性蚀刻和牺牲氧化可以仅进行某一方。之后，去除作为形成沟槽18a的掩模所用的厚度薄的部分的氧化膜28。此时，可以同时去除厚度薄的部分的氧化膜28和牺牲氧化膜。去除氧化膜28后的沟槽成为沟槽18b。由于氧化膜28具有厚度薄的部分和在边缘终端区40具有厚度厚的部分，所以进行去除氧化膜28的厚度薄的部分的整面蚀刻，保留边缘终端区40的厚度厚的部分的氧化膜。牺牲氧化膜(未图示)可以与氧化膜28的厚度薄的部分一起去除。另外，也可以通过光刻技术以及蚀刻技术去除氧化膜28，由此在边缘终端区40保留氧化膜28。保留于边缘终端区40的氧化膜(氧化膜28的厚度厚的部分)成为场氧化膜13。在图35表示至此为止的状态。
[0251]
接着，沿n
‑
型外延层27、p
‑‑
型降低表面电场区域12以及p型阱区63、63a的表面(上表面100)、和沟槽18b的内壁形成栅绝缘膜7。该栅绝缘膜7可以在氧气氛中通过1000℃左右的温度的热氧化形成。另外，该栅绝缘膜7也可以通过利用高温氧化(high temperature oxide：hto)等那样的化学反应进行堆积的方法来形成。
[0252]
接着，在栅绝缘膜7上设置掺杂有例如磷原子的多晶硅层。该多晶硅层形成为填埋沟槽18b内。通过光刻技术和蚀刻技术对该多晶硅层进行图案形成，在沟槽18b内部隔着栅绝缘膜7形成栅电极8。
[0253]
另外，也可以选择性地保留形成于边缘终端区40的多晶硅层，将其设为场板29以及沟道截断部62。
[0254]
场板29连续地形成于在p
‑‑
型降低表面电场区域12、p型阱区63a以及p型基区5a上(上表面100)形成的栅绝缘膜7(绝缘膜66a)的上表面和场氧化膜13的有源区30侧的上表面。场板29与栅电极8电连接，也具有栅极布线的功能。
[0255]
沟道截断部62连续地形成于场氧化膜13的外周侧的上表面和形成于n
‑
型外延层27上(上表面100)的栅绝缘膜7(绝缘膜66b)的上表面。应予说明，沟道截断部62与场板29在场氧化膜13上分开。
[0256]
接着，从n
‑
型外延层27的上表面100(p型阱区63、63a以及n
‑
型外延层27的表面)进行用于形成p型基区5、5a的p型杂质的离子注入22。作为p型杂质，是例如硼(b)或者铝(al)等。此时，在n
‑
型外延层27之上的边缘终端区40中，场板29、沟道截断部62以及场氧化膜13作为掩模发挥功能。因此，在n
‑
型外延层27不注入p型杂质。另外，栅电极8也作为掩模发挥功能。至此为止的状态记载于图36。
[0257]
接着，去除形成于上表面100上的栅绝缘膜7。应予说明，关于栅绝缘膜7的去除而言，只要栅绝缘膜7的厚度是不妨碍用于形成后述的n
+
型源区6的离子注入的厚度、例如以下，则不进行栅绝缘膜7的去除也可以。
[0258]
接着，通过热处理使p型杂质扩散，由此在n
‑
型外延层27、p型阱区63、63a以及p
‑‑
型降低表面电场区域12的表面层形成p型基区5、5a。通过该热处理，形成绝缘膜66c，以便覆盖栅电极8的上表面、场板29以及沟道截断部62，所述栅电极8包括以填埋沟槽18b的方式所形
成的多晶硅层。
[0259]
p型基区5与p型阱区63重叠，并且p型基区5的底面形成得比p型阱区63的底面浅。p型基区5a与p型阱区63a重叠，并且p型基区5a的底面形成得比p型阱区63a的底面浅。
[0260]
p型基区5与p型基区5a的杂质浓度可以相等。p型阱区63与p型阱区63a的杂质浓度可以相等。p型基区5的杂质浓度高于p型阱区63的杂质浓度。另外，p型基区5a的杂质浓度高于p型阱区63a的杂质浓度。p型基区5、5a形成为与沟槽18b的侧壁相接。
[0261]
在边缘终端区40中，由于氧化膜28、场板29以及沟道截断部62作为掩模发挥功能，所以在被氧化膜28、场板29以及沟道截断部62覆盖上部的n
‑
型外延层27以及p
‑‑
型降低表面电场区域12中不注入硼(b)。由此，即使为了使形成p型基区5、5a的p型杂质扩散而进行热处理，形成p型基区5、5a的p型杂质也不向n
‑
型外延层27以及p
‑‑
型降低表面电场区域12扩散。因而，在边缘终端区40中，n
‑
型外延层27以及p
‑‑
型降低表面电场区域12保留。
[0262]
这样，在第三制造方法中，在形成沟槽18b后形成p型基区5，所述p型基区5形成沟道。至此为止的状态记载于图37。
[0263]
接着，在p型基区5的表面上，例如使用抗蚀剂，通过光刻技术形成具有期望的开口部的掩模(未图示)。将该抗蚀剂掩模作为掩模，将n型杂质进行离子注入。通过该离子注入，在p型基区5的表面层，在要形成n
+
型源区6的位置注入n型杂质。注入的n型杂质是砷(as)、磷(p)等。
[0264]
接着，去除为了形成n
+
型源区6所用的离子注入用掩模。进而，在p型基区5的表面上，可以例如使用抗蚀剂，通过光刻技术形成具有期望的开口部的掩模，在p型基区5的表面层注入p型杂质，该p型杂质形成与n
+
型源区6相接的p
++
型接触区14。另外，可以在p型基区5a的表面层也注入形成p
++
型接触区14a的p型杂质。应予说明，在边缘终端区40的p型基区5a的表面层不形成n
+
型源区6。
[0265]
接着，进行用于使注入到n
+
型源区6以及p
++
型接触区14、14a的杂质活性化的热处理。将所注入的杂质活性化的热处理与用于使所注入的杂质扩散的热处理相比，其热历程小。关于进行形成n
+
型源区6以及p
++
型接触区14、14a的离子注入的顺序而言，无论哪一个先进行都可以。至此为止的状态记载于图38。
[0266]
接着，在n
‑
型外延层27的表面(上表面100)的上部整面形成层间绝缘膜9。层间绝缘膜9形成为隔着绝缘膜66c覆盖例如栅绝缘膜7、栅电极8、n
+
型源区6、p
++
型接触区14、p型基区5a、p
++
型接触区14a、场氧化膜13、场板29以及沟道截断部62。层间绝缘膜9由例如bpsg、psg等形成。另外，层间绝缘膜9也可以通过例如在bpsg之下(bpsg与栅电极8之间)形成hto、nsg和teos膜中的任一种而形成为层叠膜。层间绝缘膜9的厚度可以是1μm左右。
[0267]
接着，通过光刻技术和蚀刻技术对层间绝缘膜9以及绝缘膜66c进行图案形成。在有源区30中形成使n
+
型源区6和p
++
型接触区14的表面露出的接触孔64a(覆盖沿沟槽18b的内壁形成的栅绝缘膜7和栅电极8的上部的层间绝缘膜9的边界未图示)。另外，在边缘终端区40中形成使p
++
型接触区14a的表面露出的接触孔64b。进而，在边缘终端区40中形成使场板29的表面露出的接触孔64c。之后，进行热处理(回流)，将层间绝缘膜9平坦化。至此为止的状态记载于图39。
[0268]
接着，以填埋接触孔64a、64b、64c内，进而连续地覆盖层间绝缘膜9的上表面的方式，通过溅射将铝或者以铝为主成分的合金(al
‑
si、al
‑
cu、al
‑
si
‑
cu)等的金属膜进行成
膜。应予说明，在将金属膜进行成膜前，可以以沿接触孔64a、64b、64c的内壁且连续到层间绝缘膜9的上表面的方式，通过溅射形成包含钛膜(ti)、氮化钛膜(tin)、或者钛膜、氮化钛膜的层叠膜(例如，ti/tin等)的势垒金属(未图示)。之后，通过光刻技术以及蚀刻技术对金属膜以及势垒金属(未图示)进行图案形成，由此形成源电极10、金属栅浇道61以及栅电极焊盘(未图示)。应予说明，势垒金属也可以仅形成于接触孔64a、64b、64c内。
[0269]
在有源区30中，源电极10与在接触孔64a露出表面的n
+
型源区6以及p
++
型接触区14电连接。另外，在边缘终端区40中，源电极10与在接触孔64b露出表面的p
++
型接触区14a电连接。另外，金属栅浇道61与在接触孔64c露出表面的场板29以及栅电极8电连接。栅电极焊盘(未图示)与金属栅浇道61以及栅电极8电连接。应予说明，在接触孔64a、64b、64c内也可以隔着势垒金属埋入钨插塞等。接触孔64a、64b、64c可以形成为与图21所示的第一制造方法同样地具备有凹部的接触孔。
[0270]
接着，通过溅射在n
+
型半导体基板1的背面(半导体基体的背面)形成背面电极11。背面电极11可以由例如镍(ni)、钛(ti)、金(au)、银(ag)、铝(al)或者以铝为主成分的合金(al
‑
si、al
‑
cu、al
‑
si
‑
cu)等的金属膜等形成。另外，也可以成膜例如镍、钛、金、银、铝或者以铝为主成分的合金(al
‑
si、al
‑
cu、al
‑
si
‑
cu)等的金属膜等的层叠膜(例如，ti/ni/au、al/ti/ni/au等)。在将背面电极11进行成膜后进行热处理，形成n
+
型半导体基板1与背面电极11的欧姆接合。由此，完成图2b示出的sj
‑
mosfet 50。
[0271]
这样，由于仅在p型柱用沟槽25b内填埋有n
‑
型外延层27的区域中进行第二导电型杂质的离子注入，所以不形成p型阱区63、63a。
[0272]
以上，如所说明的那样，根据实施方式，在边缘终端区40中设置有n
‑
型外延层，并且在n
‑
型外延层27的表面设置有场氧化膜13。通过n
‑
型外延层27将从n
‑
型外延层27与p
‑‑
型降低表面电场区域12的pn结延伸的耗尽层扩展到n
‑
型外延层27，由此能够使sj
‑
mosfet 50的耐压提升。
[0273]
另外，在其他的实施方式中，通过在边缘终端区40中具备n型柱区3b的宽度和p型柱区4b的宽度窄于有源区30的n型柱区3的宽度和p型柱区4的宽度的并列pn结构20b，由此在边缘终端区40中耗尽层容易扩展，能够使边缘终端区40的耐压高于有源区30的耐压。
[0274]
进而，由于n
‑
型外延层27的杂质浓度低，所以容易控制p型阱区63、63a以及p型基区5、5a的扩散，能够抑制栅极阈值电压vth的不均一。
[0275]
另外，由于不是如以往的沟槽填埋方式那样进行p型外延层的堆积便能够形成p型柱区4，所以不需要使用cmp装置等去除表面的p型外延层，并且不需要在去除p型外延层后的表面形成n型外延层。进而，将p型柱用沟槽25b填埋后的表面部分不需要使用cmp装置等进行平坦化的工序。因而，能够简便地形成sj结构，能够降低制造成本。
[0276]
以上，在本发明中以在硅基板的第一主面上构成有mos栅结构的情况为例进行了说明，但是并不限于此，能够对半导体的种类(例如，碳化硅(sic)等)、基板主面的面方位等进行各种的改变。另外，在本发明的实施方式中，以沟槽型mosfet为例进行了说明，但是并不限于此，能够应用于平板型mosfet等超结半导体装置、igbt(insulated gate bipolar transistor：绝缘栅双极型晶体管)的超结半导体装置等各种构成的半导体装置。另外，在本发明中，虽然在各实施方式中将第一导电型设为n型，将第二导电型设为p型，但是将第一导电型设为p型，将第二导电型设为n型，本发明也同样地成立。
[0277]
工业上的可用性
[0278]
如上所述，本发明的超结半导体装置以及超结半导体装置的制造方法对电力变换装置和/或各种工业用机械等的电源装置等所使用的高耐压半导体装置是有用的。