半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.电子工业已经历对更小和更快的电子器件需求的不断增长，更小和更快的电子器件能够同时支持更多数量的越来越复杂和尖端的功能。因此，半导体工业的持续趋势是制造低成本、高性能和低功率的集成电路(ic)。到目前为止，已经通过按比例缩小半导体ic尺寸(例如，最小特征尺寸)并且从而提高生产效率以及降低相关成本，在很大程度上实现了这些目标。然而，这种按比例缩小也使半导体制造工艺的复杂度增加。因此，半导体ic和器件的持续进步的实现需要半导体制造工艺和技术中的类似进步。
3.栅极作为器件的一部分，其材料极大地影响了器件的性能。传统的多晶硅栅极工艺由于存在“多晶硅耗尽”效应，影响器件导通，所以引入了金属栅极。为了获得更好的外延应力，需要在金属栅极超过5nm节点时进行切断，这一个过程不但能够获得良好的外形轮廓，而且能够收缩超过20nm的特征尺寸。
4.然而，现有技术中在金属栅极切断过程中仍存在诸多问题。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，能够有效提升最终形成的半导体结构的性能。
6.为解决上述问题，本发明提供一种半导体结构，包括：衬底，所述衬底上具有若干平行于第一方向的鳍部；位于所述衬底上的隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层的顶部表面低于所述鳍部的顶部表面；位于所述隔离层上的第一栅极结构，所述第一栅极结构沿第二方向横跨若干所述鳍部，所述第一方向与所述第二方向垂直；位于所述第一栅极结构侧壁的侧墙；位于所述第一栅极结构两侧鳍部内的源漏掺杂层；若干源漏导电层，所述源漏导电层连接所述第一栅极结构一侧的若干所述源漏掺杂层，所述第一栅极结构的顶部表面高于所述源漏导电层的顶部表面；位于所述隔离层上的介质结构，所述介质结构覆盖所述第一栅极结构和所述源漏导电层，且所述介质结构的顶部表面高于所述第一栅极结构和所述源漏导电层的顶部表面；位于所述介质结构内的第一开口，所述第一开口沿所述第一方向贯穿所述第一栅极结构，且暴露出部分所述隔离层；位于所述介质结构内的第二开口，所述第二开口暴露出所述源漏导电层的顶部表面；位于所述第一开口和所述第二开口内的隔离结构，所述隔离结构的材料与所述介质结构的材料不同；位于所述介质结构内且分别与所述隔离结构相邻的栅极导电开口，所述栅极导电开口暴露出所述第一栅极结构部分顶部表面、以及所述隔离结构的部分侧壁；位于所述栅极导电开口内的栅极导电层，所述栅极导电层与所述第一栅极结构电连接。
7.可选的，还包括：位于所述衬底上的若干第二栅极结构，所述第二栅极结构沿所述第二方向横跨若干所述鳍部，所述源漏掺杂层位于相邻的所述第一栅极结构和所述第二栅
极结构之间，或者位于相邻的所述第二栅极结构之间。
8.可选的，所述介质结构包括：位于所述隔离层上的第一介质层，所述第一介质层覆盖所述第一栅极结构侧壁，且暴露出所述第一栅极结构的顶部表面、位于所述第一介质层上的第二介质层。
9.可选的，所述第一介质层的材料和所述第二介质层的材料相同。
10.可选的，所述隔离结构的材料包括：碳化硅、致密的氧化硅、氮碳硼化硅或氮氧化硅；所述第一介质层的材料和所述第二介质层的材料包括：氧化硅、低k介质材料或超低k介质材料。
11.相应的，本发明的技术方案中还提供了一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有若干平行于第一方向的鳍部；在所述衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层的顶部表面低于所述鳍部的顶部表面；形成介质结构、初始第一栅极结构、侧墙和若干源漏掺杂层，所述初始第一栅极结构位于所述隔离层上，且所述初始第一栅极结构沿第二方向横跨若干所述鳍部，所述第一方向与所述第二方向垂直，所述侧墙位于所述初始第一栅极结构的侧壁，所述源漏掺杂层位于所述初始第一栅极结构两侧的鳍部内，所述介质结构覆盖所述初始第一栅极结构，且所述介质结构的顶部表面高于所述初始第一栅极结构的顶部表面；在所述介质结构内形成若干初始源漏导电层，每个所述初始源漏导电层连接所述第一栅极结构一侧的若干所述源漏掺杂层，且所述初始源漏导电层的顶部表面与所述介质结构的顶部表面齐平；去除部分所述初始第一栅极结构以及部分所述初始源漏导电层，以使得所述初始第一栅极结构形成第一栅极结构，所述初始源漏导电层形成源漏导电层，所述第一栅极结构的顶部表面高于所述源漏导电层的顶部表面，以及在所述介质结构内形成第一开口和第二开口，所述第一开口沿所述第一方向贯穿所述第一栅极结构，暴露出部分所述隔离层，所述第二开口暴露出所述源漏导电层的顶部表面；在所述第一开口和所述第二开口内形成隔离结构，所述隔离结构的顶部表面与所述介质结构的顶部表面齐平，且所述隔离结构的材料与所述介质结构的材料不同；在所述介质结构内形成与所述隔离结构相邻的栅极导电开口，所述栅极导电开口暴露出所述第一栅极结构部分顶部表面、以及所述隔离结构的部分侧壁；在所述栅极导电开口内形成栅极导电层，所述栅极导电层与所述第一栅极结构电连接。
12.可选的，所述初始源漏导电层沿所述衬底表面法线的方向上具有第一尺寸；所述初始第一栅极结构沿所述衬底表面法线的方向上具有第二尺寸，所述第一尺寸与所述第二尺寸之比大于3:2。
13.可选的，所述隔离结构的形成方法包括：在所述第一开口和所述第二开口内、以及所述介质结构的顶部表面形成隔离材料层；对所述隔离材料层进行平坦化处理，直至暴露出所述介质结构的顶部表面为止，形成所述隔离结构。
14.可选的，所述栅极导电层的形成方法包括：在所述栅极导电开口内、以及所述介质结构和所述隔离结构的顶部表面形成栅极导电材料层；对所述栅极导电材料层进行平坦化处理，直至暴露出所述介质结构和所述隔离结构的顶部表面为止，形成所述栅极导电层。
15.可选的，在形成所述初始第一栅极结构的过程中，还包括：在所述衬底上形成若干第二栅极结构，所述源漏掺杂层位于相邻的所述初始第一栅极结构和所述第二栅极结构之间，或者位于相邻的所述第二栅极结构之间。
16.可选的，所述介质结构包括：位于所述衬底上的第一介质层，所述第一介质层覆盖所述初始第一栅极结构侧壁，且暴露出所述初始第一栅极结构的顶部表面、位于所述第一介质层上的第二介质层。
17.可选的，所述第一介质层的材料和所述第二介质层的材料相同。
18.可选的，所述隔离结构的材料包括：碳化硅、致密的氧化硅、氮碳硼化硅或氮氧化硅；所述第一介质层的材料和所述第二介质层的材料包括：氧化硅、低k介质材料或超低k介质材料。
19.与现有技术相比，本发明的技术方案具有以下优点：
20.本发明技术方案的结构中，包括位于所述介质结构内的栅极导电开口，所述栅极导电开口暴露出第一栅极结构部分顶部表面、以及所述隔离结构的部分侧壁。利用所述隔离结构作为形成的栅极导电开口的自对准膜层，有效提升了栅极导电开口形成的精准性，降低了电路短接问题的发生，以此提升最终形成的半导体结构的性能。
21.本发明技术方案的形成方法中，通过在所述第一开口内形成隔离结构，所述隔离结构的顶部表面高于所述第一栅极结构的顶部表面、以及与后续形成的栅极导电层的顶部表面齐平，且所述隔离结构的材料与所述介质结构的材料不同。利用所述隔离结构作为形成的栅极导电开口的自对准膜层，有效提升了栅极导电开口形成的精准性，降低了电路短接问题的发生，以此提升最终形成的半导体结构的性能。
附图说明
22.图1和图2是一种半导体结构形成过程中各步骤的结构示意图；
23.图3至图22是本发明半导体结构的形成方法另一实施例各步骤结构示意图。
具体实施方式
24.正如背景技术所述，现有技术中在金属栅极切断过程中仍存在诸多问题。以下将结合附图进行具体说明。
25.图1和图2是一种半导体结构形成过程中各步骤的结构示意图。
26.请参考图1，提供衬底100，所述衬底100上具有若干相互分立的鳍部101，所述衬底100包括隔离区a1、第一器件区b1和第二器件区b2，所述隔离区a1位于所述第一器件区b1和所述第二器件区之b2间，若干所述鳍部101分别位于所述第一器件区b1和所述第二器件区b2；形成第一介质层102、栅极结构103和若干源漏掺杂层(未图示)，所述栅极结构103位于所述衬底100上，所述源漏掺杂层位于所述栅极结构103两侧的衬底100内，所述第一介质层102覆盖所述栅极结构103的侧壁；去除位于所述隔离区a1上的栅极结构103，在所述第一介质层102内形成第一开口(未标示)；在所述第一开口内形成隔离结构104。
27.请参考图2，在所述栅极结构103和所述隔离结构104上形成第二介质层105；在所述第二介质层105内形成栅极导电开口(未标示)，所述栅极导电开口暴露出位于所述第一器件区b1上的栅极结构103顶部表面；在所述栅极导电开口内形成栅极导电层106，所述栅极导电层106与位于所述第一器件区b1上的栅极结构103电连接。
28.在本实施例中，通过形成所述隔离结构104能够有效的将所述栅极结构103进行隔断，使得所述栅极结构103能够获得良好的外形轮廓，而且能够收缩特征尺寸。
29.然而，在所述第二介质层105内形成栅极导电开口的过程中，由于没有自对准膜层作为参考，这对光罩的对准精度提出来很高的要求，使得形成的栅极导电开口很容易也暴露出位于所述第二器件区b2上的栅极结构103的顶部表面(如图2中a部分所示)，进而使得形成的所述栅极导电层106同时电连接位于所述第一器件区b1上的栅极结构103和位于所述第二器件区b2上的栅极结构103，造成电路的短接。
30.在此基础上，本发明提供一种半导体结构及其形成方法，通过在所述第一开口内形成隔离结构，所述隔离结构的顶部表面高于所述第一栅极结构的顶部表面、以及与后续形成的栅极导电层的顶部表面齐平，且所述隔离结构的材料与所述介质结构的材料不同。利用所述隔离结构作为形成的栅极导电开口的自对准膜层，有效提升了栅极导电开口形成的精准性，降低了电路短接问题的发生，以此提升最终形成的半导体结构的性能。
31.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
32.图3至图22是本发明实施例的一种半导体结构的形成过程的结构示意图。
33.请参考图3和图4，图3是半导体结构俯视图，图4是图3中沿a-a线截面示意图，提供衬底200，所述衬底200上具有若干平行于第一方向x的鳍部201。
34.在本实施例中，所述衬底200的形成方法包括：提供初始衬底(未图示)，所述初始衬底上具有掩膜层(未图示)，所述掩膜层暴露出部分所述初始衬底的顶部表面；以所述掩膜层为掩膜刻蚀所述初始衬底，形成所述衬底200。
35.在本实施例中，所述衬底200的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
36.在本实施例中，所述鳍部201的材料为硅；在其他的实施例中，所述鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或者镓化铟。
37.请参考图5和图6，图5是半导体结构立体图，图6是图5中沿b-b线剖面示意图，在所述衬底上形成隔离层202，所述隔离层202覆盖所述鳍部201的部分侧壁，且所述隔离层202的顶部表面低于所述鳍部201的顶部表面。
38.在本实施例中，所述隔离层202的形成方法包括：在所述衬底上形成初始隔离层(未图示)；刻蚀去除部分所述初始隔离层，形成所述隔离层202，所述隔离层202顶部表面低于所述鳍部201顶部表面。
39.所述隔离层202的材料采用绝缘材料，所述绝缘材料包括氧化硅或氮氧化硅；在本实施例中，所述隔离层202的材料采用氧化硅。
40.在本实施例中，在形成所述隔离层202之后，形成介质结构、初始第一栅极结构、侧墙和若干源漏掺杂层，所述初始第一栅极结构位于所述隔离层202上，且所述初始第一栅极结构沿第二方向横跨若干所述鳍部，所述第一方向x与所述第二方向垂直，所述侧墙位于所述初始第一栅极结构的侧壁，所述源漏掺杂层位于所述初始第一栅极结构两侧的鳍部201内，所述介质结构覆盖所述初始第一栅极结构，且所述介质结构的顶部表面高于所述初始第一栅极结构的顶部表面。具体请参考图7至图10。
41.请参考图7，在所述隔离层上形成第一伪栅结构203。
42.在本实施例中，在形成所述第一伪栅结构203的过程中，还包括：在所述隔离层202上形成若干第二伪栅结构204。
43.在本实施例中，所述第一伪栅结构203和所述第二伪栅结构204分别沿所述第二方向y横跨于若干所述鳍部201上。
44.在本实施例中，所述第一伪栅结构203和所述第二伪栅结构204分别包括：伪栅介质层、位于所述伪栅介质层上的伪栅层(未标示)。
45.在本实施例中，所述栅介质层的材料采用氧化硅；在其他实施例中，所述伪栅介质层的材料还可以采用氮氧化硅。
46.在本实施例中，所述伪栅层的材料采用多晶硅。
47.在本实施例中，请继续参考图7，还包括：在所述初始第一栅极结构203和所述第二栅极结构204的侧壁形成侧墙(未标示)。
48.在本实施例中，所述侧墙的材料采用氮化硅。
49.请参考图8，在所述鳍部201内形成若干源漏掺杂层205，且所述源漏掺杂层205位于还位于相邻的所述第一伪栅结构203和所述第二伪栅结构204之间，或者相邻的所述第二伪栅结构204之间。
50.在本实施例中，所述源漏掺杂层205的形成方法包括：以所述第一伪栅结构203和所述第二伪栅结构204为掩膜刻蚀所述鳍部201，在所述鳍部201内形成若干源漏开口(未标示)；在所述源漏开口内形成所述源漏掺杂层205。
51.请参考图9，在形成所述源漏掺杂层205之后，在所述隔离层202上形成第一介质层206。
52.在本实施例中，所述第一介质层206覆盖所述第一伪栅结构203和所述第二伪栅结构204的侧壁，且暴露出所述第一伪栅结构203和所述第二伪栅结构204的顶部表面。
53.在本实施例中，所述第一介质层206的材料采用氧化硅；在其他实施例中，所述第一介质层的材料还可以采用低k介质材料(指相对介电常数低于3.9的介质材料)或超低k介质材料(指相对介电常数低于2.5的介质材料)。
54.请参考图10，在形成所述第一介质层206之后，形成初始第一栅极结构207。
55.在本实施例中，在形成所述初始第一栅极结构207的过程中，还包括：形成若干第二栅极结构208。
56.在本实施例中，所述初始第一栅极结构207和所述第二栅极结构208的形成方法包括：去除所述第一伪栅结构203和所述第二伪栅结构204，在所述第一介质层206内形成第一栅极开口和若干第二栅极开口(未标示)；在所述第一栅极开口内形成所述第一栅极结构207、以及在所述第二栅极开口内形成所述第二栅极结构208。
57.在本实施例中，所述初始第一栅极结构207和所述第二栅极结构208包括：栅介质层、位于所述栅介质层上的栅极层、以及位于所述栅极层上的掩膜层(未标示)。
58.所述栅极层的材料包括金属，所述金属包括：钨、铝、铜、钛、银、金、铅或者镍。在本实施例中，所述栅极层的材料采用钨。
59.请参考图11，在形成所述初始第一栅极结构207之后，在所述第一介质层206和所述初始第一栅极结构207上形成第二介质层209。
60.在本实施例中，由所述第一介质层206和所述第二介质层209构成介质结构。
61.在本实施例中，所述第二介质层209的材料采用氧化硅；在其他实施例中，所述第二介质层的材料还可以采用低k介质材料(指相对介电常数低于3.9的介质材料)或超低k介
质材料(指相对介电常数低于2.5的介质材料)。
62.请参考图12，在形成所述第二介质层209之后，在所述介质结构内形成若干初始源漏导电层210，每个所述初始源漏导电层210连接所述第一栅极结构207一侧的若干所述源漏掺杂层205，且所述初始源漏导电层210的顶部表面高于所述第一栅极结构207的顶部表面。
63.在本实施例中，所述初始源漏导电层210的形成方法包括：在所述介质结构内形成若干源漏导电开口(未图示)，每个所述源漏导电开口暴露出所述初始第一栅极结构207一侧的若干所述源漏掺杂层205；在所述源漏导电开口内形成所述初始源漏导电层210，所述初始源漏导电层210填充满所述源漏导电开口。
64.在本实施例中，所述初始源漏导电层210沿所述衬底表面法线的方向上具有第一尺寸d1；所述初始第一栅极结构207沿所述衬底表面法线的方向上具有第二尺寸d2，所述第一尺寸d1与所述第二尺寸d2之比大于3:2。
65.在本实施例中，在形成所述初始源漏导电层210之后，还包括：去除部分所述初始第一栅极结构207以及部分所述初始源漏导电层210，以使得所述初始第一栅极结构207形成第一栅极结构，所述初始源漏导电层210形成源漏导电层，所述第一栅极结构的顶部表面高于所述源漏导电层的顶部表面，以及在所述介质结构内形成第一开口和第二开口，所述第一开口沿所述第一方向x贯穿所述第一栅极结构，暴露出部分所述隔离层202，所述第二开口暴露出所述源漏导电层的顶部表面。具体形成过程请参考图13至图17。
66.请参考图13至图15，图13是半导体结构俯视图，图14是图13中沿c-c线截面示意图，图15是图14中沿d-d线截面示意图，去除部分所述初始第一栅极结构207，在所述介质结构内形成初始第一开口211。
67.在本实施例中，具体去除所述初始第一栅极结构207中的掩膜层。在去除所述掩膜层的过程中，可以利用相邻的所述初始源漏导电层210作为自对准膜层，进而有效降低刻蚀工艺难度。
68.请参考图16和图17，图16和图14的视图方向一致，图17和图15的视图方向一致，在形成所述初始第一开口211之后，去除初始第一栅极结构207中暴露出的栅极层，直至暴露出所述隔离层202的顶部表面为止，使得所述初始第一栅极结构207形成第一栅极结构216，以及使得所述初始第一开口211形成所述第一开口212。
69.在本实施例中，在去除初始第一栅极结构207中暴露出的栅极层的过程中，还包括：去除部分所述初始源漏导电层210，形成源漏导电层213和第二开口214，所述第二开口214位于所述第一开口212两侧，所述第二开口214暴露出所述源漏导电层213的顶部表面，且所述第二开口214的底部表面低于所述第一栅极结构207的顶部表面。
70.请参考图18和图19，在形成所述第一开口212和所述第二开口214之后，在所述第一开口212和所述第二开口214内形成隔离结构215，所述隔离结构215的顶部表面与所述介质结构的顶部表面齐平，且所述隔离结构215的材料与所述介质结构的材料不同。
71.在本实施例中，通过在所述第一开口212内形成隔离结构215，所述隔离结构215的顶部表面高于所述第一栅极结构216的顶部表面、以及与后续形成的栅极导电层的顶部表面齐平，且所述隔离结构215的材料与所述介质结构的材料不同。利用所述隔离结构215作为后续形成的栅极导电开口的自对准膜层，有效提升了栅极导电开口形成的精准性，降低
了电路短接问题的发生，以此提升最终形成的半导体结构的性能。
72.在本实施例中，所述隔离结构215的形成方法包括：在所述第一开口212和所述第二开口214内、以及所述介质结构的顶部表面形成隔离材料层(未图示)；对所述隔离材料层进行平坦化处理，直至暴露出所述介质结构的顶部表面为止，形成所述隔离结构215。
73.所述隔离结构215的材料包括：碳化硅、致密的氧化硅、氮碳硼化硅(sibcn)或氮氧化硅。在本实施例中，所述隔离结构215的材料采用碳化硅。
74.请参考图20和图21，图20是半导体结构俯视图，图21是图20中沿e-e线截面示意图，在形成所述隔离结构215之后，在所述介质结构内形成与所述隔离结构215相邻的栅极导电开口217，所述栅极导电开口217暴露出所述第一栅极结构216部分顶部表面、以及所述隔离结构215的部分侧壁。
75.在本实施例中，利用所述隔离结构215作为形成所述栅极导电开口217的自对准膜层，有效提升了栅极导电开口217形成的精准性，降低了电路短接问题的发生，以此提升最终形成的半导体结构的性能。
76.请参考图22，图22和图21的视图方向一致，在所述栅极导电开口217内形成栅极导电层218，所述栅极导电层218与所述第一栅极结构216电连接。
77.在本实施例中，所述栅极导电层218的形成方法包括：在所述栅极导电开口217内、以及所述介质结构和所述隔离结构215的顶部表面形成栅极导电材料层(未图示)；对所述栅极导电材料层进行平坦化处理，直至暴露出所述介质结构和所述隔离结构215的顶部表面为止，形成所述栅极导电层218。
78.在本实施例中，所述平坦化处理的工艺采用化学机械研磨工艺。
79.相应的，本发明的实施例中还提供了一种半导体结构，请继续参考图22，包括：衬底200，所述衬底200上具有若干平行于第一方向x的鳍部201；位于所述衬底200上的隔离层202，所述隔离层202覆盖所述鳍部201的部分侧壁，且所述隔离层202的顶部表面低于所述鳍部201的顶部表面；位于所述隔离层202上的第一栅极结构216，所述第一栅极结构216沿第二方向y横跨若干所述鳍部201，所述第一方向x与所述第二方向y垂直；位于所述第一栅极结构216侧壁的侧墙；位于所述第一栅极结构216两侧鳍部内的源漏掺杂层205；若干源漏导电层213，所述源漏导电层213连接所述第一栅极结构216一侧的若干所述源漏掺杂层205，所述第一栅极结构216的顶部表面高于所述源漏导电层213的顶部表面；位于所述隔离层202上的介质结构，所述介质结构覆盖所述第一栅极结构216和所述源漏导电层213，且所述介质结构的顶部表面高于所述第一栅极结构216和所述源漏导电层213的顶部表面；位于所述介质结构内的第一开口212，所述第一开口212沿所述第一方向x贯穿所述第一栅极结构216，且暴露出部分所述隔离层202；位于所述介质结构内的第二开口214，所述第二开口214暴露出所述源漏导电层213的顶部表面；位于所述第一开口212和所述第二开口214内的隔离结构215，所述隔离结构215的材料与所述介质结构的材料不同；位于所述介质结构内且分别与所述隔离结构215相邻的栅极导电开口217，所述栅极导电开口217暴露出所述第一栅极结构216部分顶部表面、以及所述隔离结构215的部分侧壁；位于所述栅极导电开口217内的栅极导电层218，所述栅极导电层218与所述第一栅极结构216电连接。
80.在本实施例中，所述栅极导电开口217暴露出第一栅极结构216部分顶部表面、以及所述隔离结构215的部分侧壁。利用所述隔离结构215作为形成的栅极导电开口217的自
对准膜层，有效提升了栅极导电开口217形成的精准性，降低了电路短接问题的发生，以此提升最终形成的半导体结构的性能
81.在本实施例中，还包括：位于所述衬底200上的若干第二栅极结构208，所述第二栅极结构208沿所述第二方向y横跨若干所述鳍部201，所述源漏掺杂层205位于相邻的所述第一栅极结构216和所述第二栅极结构208之间，或者位于相邻的所述第二栅极结构208之间。
82.在本实施例中，所述介质结构包括：位于所述隔离层202上的第一介质层206，所述第一介质层206覆盖所述第一栅极结构216侧壁，且暴露出所述第一栅极结构216的顶部表面、位于所述第一介质层206上的第二介质层209。
83.在本实施例中，所述第一介质层206的材料和所述第二介质层209的材料相同。
84.在本实施例中，所述隔离结构215的材料包括：碳化硅、致密的氧化硅、氮碳硼化硅或氮氧化硅；所述第一介质层206的材料和所述第二介质层209的材料包括：氧化硅、低k介质材料或超低k介质材料。
85.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。