半导体元件的测试键结构的制作方法

本发明涉及一种半导体元件的测试键结构，特别是涉及一种用于监测半导体元件的金属内连线结构的制作工艺的测试键结构。

背景技术：

1、半导体元件的制作工艺包括许多步骤，例如薄膜沉积、光刻、蚀刻、平坦化等制作工艺。制作半导体元件时，通常会在不同的制作工艺阶段插入测量步骤，对晶片上的测试键结构进行测量，再分析测得的数据来监控制作工艺，以能够及时反应线上制作工艺异常并且确保芯片区的电路结构的尺寸可符合设计规格。因此，测试键结构的设计必须能够准确反应制作工艺的实际情况。

技术实现思路

1、本发明的目的在于提供一种半导体元件的测试键结构。更具体的说，本发明提供了一种用于监测半导体元件的金属内连线结构的测试键结构，其特别是在当层(待测层)金属层所构成的测试结构的下方设置由前层金属层所构成的虚设结构，使测试结构的测量结果可反应出前层金属层/层间介电层的平坦度对所造成的影响，所获得的测量结果能够较准确地反应出芯片区内的金属内连线结构的实际情况。

2、根据本发明一实施例提供的一种半导体元件的测试键结构，包括一第一层间介电层位于一基底上、一第一虚设结构位于该第一层间介电层中，包括沿着一第一方向延伸的一第一边缘、一第二层间介电层，位于该第一层间介电层上、一测试结构位于该第二层间介电层中，包括多个测试线段沿着该第一方向平行排列且沿着一第二方向延伸跨过该第一虚设结构的该第一边缘，其中该第一方向与该第二方向互相垂直。

技术特征：

1.一种半导体元件的测试键结构，包括：

2.如权利要求1所述的半导体元件的测试键结构，其中该第一虚设结构与该测试结构分别包括导电材料。

3.如权利要求2所述的半导体元件的测试键结构，其中该导电材料选自钴(co)、铜(cu)、铝(al)、钨(w)、镍(ni)、铂(pt)、钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)所构成的群组。

4.如权利要求1所述的半导体元件的测试键结构，其中该第一虚设结构为电性浮置。

5.如权利要求1所述的半导体元件的测试键结构，其中该第一虚设结构另包括沿着该第二方向延伸的第二边缘。

6.如权利要求5所述的半导体元件的测试键结构，其中该多个测试线段与该第二边缘在垂直方向上不重叠。

7.如权利要求5所述的半导体元件的测试键结构，其中该第二边缘与该多个测试线段的其中一者在垂直方向上互相重叠。

8.如权利要求1所述的半导体元件的测试键结构，其中该半导体结构包括多个该第一虚设结构沿着该第一方向及该第二方向排列成阵列，并且间隔距离0.5μm至10μm之间。

9.如权利要求1所述的半导体元件的测试键结构，其中该第一虚设结构的长度以及宽度分别介于2μm至10μm之间。

10.如权利要求1所述的半导体元件的测试键结构，其中该多个测试线段分别包括宽度以及间隔一间距，该宽度介于50nm至100nm之间，该间距介于50nm至100nm之间。

11.如权利要求1所述的半导体元件的测试键结构，其中该多个测试线段的相邻两者通过连接线段而电连接。

12.如权利要求1所述的半导体元件的测试键结构，其中该多个测试线段的相邻两者电性隔离。

13.如权利要求1所述的半导体元件的测试键结构，另包括:

14.如权利要求1所述的半导体元件的测试键结构，另包括绝缘区域，位于该第一虚设结构中，其中该绝缘区域包括沿着该第一方向延伸的第三边缘以及沿着该第二方向延伸的第四边缘，其中至少部分该多个测试线段沿着该第二方向跨过该绝缘区域的该第三边缘。

15.如权利要求14所述的半导体元件的测试键结构，其中该绝缘区域与该第一层间介电层包括相同材料。

16.如权利要求14所述的半导体元件的测试键结构，其中该多个测试线段与该第四边缘在垂直方向上不重叠。

17.如权利要求14所述的半导体元件的测试键结构，其中该第四边缘与该多个测试线段的其中一者在垂直方向上互相重叠。

18.如权利要求14所述的半导体元件的测试键结构，其中该半导体结构包括多个该绝缘区域沿着该第一方向及该第二方向于该第一虚设结构中排列成阵列，并且间隔距离0.5μm至10μm之间。

19.如权利要求14所述的半导体元件的测试键结构，其中该绝缘区域的长度介于3μm至12μm之间，该绝缘区域的宽度介于0.5μm至2μm之间。

20.如权利要求14所述的半导体元件的测试键结构，其中该绝缘区域的长宽比介于1.5至6之间。

技术总结
本发明公开一种半导体元件的测试键结构，包括基底，位于基底上的第一层间介电层、位于第一层间介电层中的第一虚设结构、位于第一层间介电层和第一虚设结构上的第二层间介电层，以及位于第二层间介电层中的测试结构。第一虚设结构包括沿着第一方向延伸的第一边缘。测试结构包括多个测试线段沿着第一方向平行排列且沿着第二方向延伸跨过第一虚设结构的第一边缘，其中第一方向与第二方向互相垂直。

技术研发人员：周湘湘,王翔,何荣,顾海龙,黄清俊,谈文毅
受保护的技术使用者：联芯集成电路制造(厦门)有限公司
技术研发日：
技术公布日：2024/1/12