静态随机存取存储器的布局图案的制作方法

本发明涉及一种静态随机存取存储器(static random access memory，sram)，尤其是涉及一种提高下拉晶体管(pull-down transistor，pd)效能的静态随机存取存储器(sram)的布局图案。

背景技术：

1、在一嵌入式静态随机存取存储器(embedded static random access memory,embedded sram)中，包含有逻辑电路(logic circuit)和与逻辑电路连接的静态随机存取存储器。静态随机存取存储器本身属于一种易失性(volatile)的存储单元(memory cell)，亦即当供给静态随机存取存储器的电力消失之后，所存储的数据会同时抹除。静态随机存取存储器存储数据的方式是利用存储单元内晶体管的导电状态来达成，静态随机存取存储器的设计是采用互耦合晶体管为基础，没有电容器放电的问题，不需要不断充电以保持数据不流失，也就是不需作存储器更新的动作，这与同属易失性存储器的动态随机存取存储器(dynamic random access memory,dram)利用电容器带电状态存储数据的方式并不相同。静态随机存取存储器的存取速度相当快，因此有在计算机系统中当作快取存储器(cache memory)等的应用。

2、然而随着制作工艺线宽与曝光间距的缩减，现今sram元件的制作难以利用现有的架构曝出所要的图案。因此如何改良现有sram元件的架构来提升曝光的品质即为现今一重要课题。

技术实现思路

1、本发明提供一种静态随机存取存储器(sram)的布局图案，至少包含多个鳍状结构位于一基底上，多个栅极结构位于该基底上，其中该多个栅极结构跨越该多个鳍状结构，构成一pu1(第一上拉晶体管)、一pu2(第二上拉晶体管)、一pd1a(第一下拉晶体管)、一pd1b(第二下拉晶体管)、一pd2a(第三下拉晶体管)、一pd2b(第四下拉晶体管)、一pg1a(第一存取晶体管)、一pg1b(第二存取晶体管)、一pg2a(第三存取晶体管)、一pg2b(第四存取晶体管)位于该基底上，其中该pd1a与该pd1b相互并联，该pd2a与该pd2b相互并联，其中该多个栅极结构中包含有一第一j状栅极结构，该第一j状栅极结构跨越一部分该些鳍状结构，并构成该pu1、该pd1a与该pd1b，该第一j状栅极结构包含有一长边结构、一短边结构以及一连接结构，且该第一j状栅极结构为一体成形的结构。

2、本发明在不增加额外制作工艺的情况下，制作出弯曲形状的栅极结构，可以有效地利用元件的面积，并且降低单位面积内，可能产生的应力不均的问题，缩减元件的尺寸并且提高元件稳定度。

技术特征：

1.一种静态随机存取存储器(sram)的布局图案，至少包含：

2.如权利要求1所述的静态随机存取存储器的布局图案，其中该长边结构与该短边结构沿着第一方向排列，该连接结构与各该鳍状结构沿着第二方向排列。

3.如权利要求1所述的静态随机存取存储器的布局图案，其中该第一j状栅极结构的该短边结构跨越一部分该些鳍状结构，并构成该第二下拉晶体管。

4.如权利要求1所述的静态随机存取存储器的布局图案，其中该第一j状栅极结构的该长边结构跨越一部分该些鳍状结构，并构成该第一上拉晶体管与该第一下拉晶体管。

5.如权利要求2所述的静态随机存取存储器的布局图案，其中还包含有第二栅极结构，沿着该第一方向排列，且该第二栅极结构跨越一部分该些鳍状结构，并构成该第一存取晶体管。

6.如权利要求5所述的静态随机存取存储器的布局图案，其中该第二栅极结构与该短边结构在该第一方向上相互对齐。

7.如权利要求6所述的静态随机存取存储器的布局图案，其中还包含有第三栅极结构，沿着该第一方向排列，且该第三栅极结构跨越一部分该些鳍状结构，并构成该第二存取晶体管。

8.如权利要求7所述的静态随机存取存储器的布局图案，其中该第三栅极结构与该长边结构在该第一方向上相互对齐。

9.如权利要求8所述的静态随机存取存储器的布局图案，其中还包含有第一局部连接层以及第二局部连接层，其中该第一局部连接层位于该第二栅极结构与该第三栅极结构之间。

10.如权利要求9所述的静态随机存取存储器的布局图案，其中该第二局部连接层位于该长边结构与该短边结构之间。

11.如权利要求10所述的静态随机存取存储器的布局图案，其中该连接结构位于该第一局部连接层以及该第二局部连接层之间。

12.如权利要求9所述的静态随机存取存储器的布局图案，其中还包含有金属导线，将该第一局部连接层与该第二局部连接层相互电连接，其中该金属导线与该连接结构位于不同层中。

技术总结
本发明提供一种静态随机存取存储器的布局图案，至少包含一PU1(第一上拉晶体管)、一PU2(第二上拉晶体管)、一PD1A(第一下拉晶体管)、一PD1B(第二下拉晶体管)、一PD2A(第三下拉晶体管)、一PD2B(第四下拉晶体管)、一PG1A(第一存取晶体管)、一PG1B(第二存取晶体管)、一PG2A(第三存取晶体管)、一PG2B(第四存取晶体管)位于该基底上，其中该PD1A与该PD1B相互并联，该PD2A与该PD2B相互并联，其中该多个栅极结构中包含有一第一J状栅极结构，且该第一J状栅极结构为一体成形的结构。

技术研发人员：黄俊宪,郭有策,王淑如,陈建宏,黄莉萍,曾俊砚
受保护的技术使用者：联华电子股份有限公司
技术研发日：
技术公布日：2024/1/13