半导体器件及其形成方法与流程

1.本发明涉及半导体技术领域，具体涉及一种半导体器件及其形成方法。


背景技术：

2.相关技术的半导体器件，半导体器件包括台阶区域和器件区域，在台阶区域形成字线连接结构时，为了避免字线被击穿，通常后增厚形成字线连接结构的金属层的厚度，在形成增厚的金属层的工艺中对牺牲层进行刻蚀时，一般通过在牺牲层的表面沉积碳层以作为掩膜来对增厚的牺牲层进行刻蚀，由于在刻蚀过程中进行等离子体处理时，由于台阶区域高区比低区接触等离子体更多长导致高区的刻蚀速率较快，为了确保牺牲层的侧壁能够完全打开，高区的碳层以及叠层结构会被过刻蚀，导致叠层结构的氮化物层损失过量，在后续沉积金属层时从而会对金属层的结构和性能造成影响，随着叠层结构的层数增加，影响会更加明显。


技术实现要素：

3.本发明的目的在于提供一种半导体器件及其形成方法，所述半导体器件的形成方法能够防止叠层结构的高区的牺牲层被过刻蚀，以提高形成的半导体器件的性能。
4.根据本发明实施例的半导体器件的形成方法，包括：在衬底上形成沿所述衬底的厚度方向牺牲层和层间绝缘层交替设置的叠层结构，所述叠层结构包括多个阶梯台阶；于所述叠层结构上形成覆盖多个所述阶梯台阶上表面和侧壁的缓冲层，所述缓冲层的厚度大于所述牺牲层的厚度；于所述缓冲层的表面形成掩膜层；对所述掩膜层进行离子注入，以使位于所述缓冲层上表面的掩膜层的刻蚀速率小于位于所述缓冲层侧壁的掩膜层的刻蚀速率；去除位于所述缓冲层侧壁的掩膜层以形成刻蚀凹槽，并暴露所述缓冲层侧壁，所述刻蚀凹槽在垂直所述衬底的厚度方向上宽度一致。
5.根据本发明的一些实施例，所述掩膜层为多晶硅层。
6.根据本发明的一些实施例，在对所述掩膜层进行离子注入时沿垂直所述衬底厚度的方向进行注入。
7.根据本发明的一些实施例，在对所述掩膜层进行离子注入时，对所述多晶硅层掺杂硼元素和磷元素中的至少一种。
8.根据本发明的一些实施例，在去除位于所述缓冲层侧壁的掩膜层以形成刻蚀凹槽的步骤中采用湿法刻蚀工艺。
9.根据本发明的一些实施例，于所述叠层结构上形成覆盖多个所述阶梯台阶上表面和侧壁的缓冲层的步骤包括：于所述多个阶梯台阶的表面形成第一缓冲牺牲层；于所述第一缓冲牺牲层的表面形成第二缓冲牺牲层，位于所述多个阶梯台阶上表面的所述第一缓冲牺牲层和所述第二缓冲牺牲层的总厚度大于所述叠层结构的所述牺牲层的厚度。
10.根据本发明的一些实施例，还包括：沿所述刻蚀凹槽刻蚀去除位于所述多个阶梯台阶侧壁的缓冲层，以暴露所述多个阶梯台阶的侧壁。
11.根据本发明的一些实施例，还包括：在沿所述刻蚀凹槽去除位于所述多个阶梯台阶侧壁的缓冲层，以暴露所述多个阶梯台阶的侧壁的步骤中，同时去除掩膜层。
12.根据本发明的一些实施例，所述缓冲层和所述牺牲层均为氮化物层，所述层间绝缘层为氧化物层。
13.本发明还出了一种半导体器件。
14.根据本发明实施例的半导体器件包括：衬底；在垂直所述衬底的厚度方向上牺牲层和层间绝缘层交替设置的叠层结构，所述叠层结构包括多个阶梯台阶；缓冲层，所述缓冲层形成在所述阶梯台阶的上表面，任意相邻所述阶梯台阶包括高阶台阶和低阶台阶，位于所述低阶台阶上的所述缓冲层与相邻的所述高阶台阶的侧壁之间形成有沟槽，所述沟槽在垂直所述衬底的厚度方向上的宽度一致。
15.根据本发明的一些实施例，所述阶梯台阶的侧壁在垂直所述衬底厚度的方向上平齐。
16.根据本发明实施例的半导体器件的形成方法，对掩膜层进行离子注入，以使得位于缓冲层上表面的掩膜层的刻蚀速率小于位于缓冲层侧壁的掩膜层的刻蚀速率，使得在去除位于侧壁的掩膜层以暴露缓冲层的侧壁时刻蚀具有很好的方向性，能够更好地刻蚀去除位于各阶梯台阶的缓冲层侧壁的掩膜层，而保留位于各阶梯台阶上缓冲层上表面的掩膜层，而且在进行离子注入时，各阶梯台阶离子注入量相同，在进行刻蚀时，能够使得高低台阶刻蚀速率基本相同，从而使得各阶梯台阶侧部的缓冲层的侧壁较为平齐，以避免高阶台阶相对低阶台阶侧壁被过刻蚀。进而能够缩小高阶台阶和低阶台阶之间的开口宽度的差异，为后续牺牲层的刻蚀增加窗口，以有利于后续金属层的形成。
附图说明
17.图1-图7为根据本发明实施例的半导体器件的形成方法的各步骤的剖视图；
18.图8为本发明实施例的半导体器件的形成方法的流程示意图；
19.附图标记：
20.1：叠层结构，11：牺牲层，12：层间绝缘层；
21.2：缓冲层，21：第一缓冲牺牲层，22：第二缓冲牺牲层；
22.3：掩膜层；
23.31：被离子注入的掩膜层，32：位于缓冲层侧壁的掩膜层；
24.4：刻蚀凹槽。
具体实施方式
25.以下结合附图和具体实施方式对本发明提出的一种半导体器件及其形成方法作进一步详细说明。
26.下面参见附图描述根据本发明实施例的半导体器件的形成方法。
27.如图8所示，根据本发明实施例的半导体器件的形成方法，包括：在衬底上形成沿衬底厚度的方向牺牲层11和层间绝缘层12交替设置的叠层结构1，叠层结构1包括多个阶梯台阶；于叠层结构1上形成覆盖多个阶梯台阶上表面和侧壁的缓冲层2，缓冲层2的厚度大于牺牲层11的厚度；于缓冲层2的表面形成掩膜层3；对掩膜层3进行离子注入，以使位于缓冲
层2上表面的掩膜层31的刻蚀速率小于位于缓冲层2侧壁的掩膜层32的刻蚀速率；去除位于缓冲层2侧壁的掩膜层31以形成刻蚀凹槽4，并暴露缓冲层2侧壁，刻蚀凹槽4在垂直衬底的厚度方向上宽度一致。
28.先设置衬底，所述衬底材料可以为硅(si)、锗(ge)、硅锗(gesi)、或碳化硅(sic)；也可以是绝缘体上硅(soi)、绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等
ⅲ‑ⅴ
族化合物。
29.如图1所示，在衬底上交替堆叠牺牲层11和层间绝缘层12以形成叠层结构1，牺牲层11和层间绝缘层12的具体层数可根据实际需要设置，牺牲层11和层间绝缘层12的沉积工艺可以采用原子层沉积、物理气相沉积、化学气相沉积中的一种或多种组合，对于牺牲层11和层间绝缘层12的材料，可选地，牺牲层11可以为氮化物材料，例如牺牲层11可以为氮化硅层，层间绝缘层12的材料可以为氧化物材料，例如层间绝缘层12可以为氧化硅层。
30.所述叠层结构1包括用于设置存储器件的中心区域和用于设置字线连接结构的阶梯区域，所述阶梯区域包括多个阶梯台阶，每个阶梯台阶包括至少一个牺牲层11和层间绝缘层12的堆叠结构，相邻阶梯台阶包括一高阶台阶和一低阶台阶，本发明如图1-图7所示为所述叠层结构1的部分结构包括一高阶台阶和一低阶台阶各步骤的剖视图。
31.如图2所示，于叠层结构1上形成覆盖多个阶梯台阶上表面和侧壁的缓冲层2，缓冲层2的厚度大于牺牲层11的厚度，即缓冲层2覆盖叠层结构1的上表面和侧壁，具体地，每个阶梯台阶的最上层为牺牲层11，缓冲层2覆盖牺牲层11在多个阶梯台阶的上表面暴露的部分，且缓冲层2覆盖每个阶梯台阶的侧壁。在此步骤中缓冲层2可通过一种或多种沉积工艺形成，所述沉积工艺包括但不限于原子层沉积、物理气相沉积、化学气相沉积。所述缓冲层2的材料可以为氮化物层，例如缓冲层2的材料可以为氮化硅层，在后续工艺中，缓冲层2可用于替换形成金属层结构。缓冲层2的厚度大于叠层结构1中的牺牲层11的厚度，由此通过缓冲层2后续形成的金属层的厚度大于后续叠层结构1的牺牲层11替换形成的金属层的厚度，由此增加了缓冲层2后续形成的金属层的厚度，在后续形成字线连接结构时，可避免金属层被击穿而导致上下相邻金属层桥接而发生短路。
32.如图3所示，于缓冲层2的表面形成掩膜层3，所述掩膜层3覆盖缓冲层2的上表面和侧壁；如图4所示，对掩膜层3进行离子注入，以使位于缓冲层2上表面的掩膜层31的刻蚀速率小于位于缓冲层2侧壁的掩膜层32的刻蚀速率，其中在掩膜层3进行离子注入时，可对掩膜层3的上表面进行离子注入，而不对掩膜层3的侧壁进行离子注入，从而使得掩膜层3的顶壁和侧壁具有不同的刻蚀速率，具体地，在进行离子注入时，可对掩膜层3的侧壁进行遮挡，例如可在掩膜层3的侧壁涂布光刻胶以避免离子注入，在离子注入完成后去除光刻胶。或者在对所述掩膜层3进行离子注入时沿垂直衬底的厚度方向进行注入，以使得离子束更多被注入到位于缓冲层2上表面的掩膜层31，使得位于缓冲层2侧壁的掩膜层32不被注入离子束或注入较少的离子束，从而使得位于缓冲层2上表面的掩膜层31和位于缓冲层2侧壁的掩膜层32刻蚀速率差异大。
33.如图5所示，去除位于缓冲层2侧壁的掩膜层3以形成刻蚀凹槽4，并暴露所述缓冲层2侧壁，刻蚀凹槽4在垂直所述衬底的厚度方向上宽度一致。具体地，由于位于缓冲层2侧壁的掩膜层3的刻蚀速率大于位于缓冲层2上表面的掩膜层3的刻蚀速率，这样在对掩膜层3进行刻蚀以暴露缓冲层2侧壁时，对位于缓冲层2侧壁的掩膜层31和位于缓冲层2上表面的
掩膜层32的刻蚀具有很好的方向性，能够更好地刻蚀去除位于各阶梯台阶的缓冲层2侧壁的掩膜层32，而保留位于各阶梯台阶上缓冲层2上表面的掩膜层31，而且在进行离子注入时，各阶梯台阶离子注入量相同，在进行刻蚀时，能够使得高阶台阶和低阶台阶刻蚀速率基本相同，从而使得各阶梯台阶侧部的缓冲层2的侧壁较为平齐，以避免高阶台阶相对低阶台阶侧壁被过刻蚀。进而能够缩小高阶台阶和低阶台阶之间的开口宽度的差异，为后续牺牲层11的刻蚀增加窗口，以有利于后续金属层的形成。
34.可选地，在去除位于缓冲层2侧壁的掩膜层3以形成刻蚀凹槽4的步骤中可采用湿法刻蚀工艺。
35.在本发明的一些实施例中，掩膜层3可以为多晶硅层，多晶硅在进行离子注入后和未进行离子注入时其刻蚀速率差异较为突出，从而使得位于缓冲层2侧壁的掩膜层32刻蚀速率大于位于缓冲层2上表面的掩膜层31的刻蚀速率。其中，在对掩膜层3进行离子注入时，可对多晶硅层掺杂硼元素和磷元素中的至少一种，具体地，可向位于缓冲层2上表面的多晶硅层掺杂硼元素或磷元素，再或者可同时掺磷元素和硼元素，掺杂硼元素或磷元素的之后的多晶硅，会形成类似bpsg的硅酸盐物质，导致碱性溶液的刻蚀速率降低，从而使得被离子注入的多晶硅层的刻蚀速率小于不被离子注入或掺杂量极少的多晶硅层的刻蚀速率。
36.例如高浓度掺杂硼元素之后的p型多晶硅，其空间电荷层急速缩小，导致与oh-反应产生的电子无法限制在表面，迅速与价带中的空穴复合消耗掉。参考如下反应式：
37.si+4oh-→
si(oh)4+4e-；
38.4h20+4e-→
4oh-+2h2；
39.使oh-不能得到补充。因此掺杂硼元素(b)和掺杂磷元素(p)的刻蚀下降速度会差异很大。
40.如图2所示，于叠层结构1上形成覆盖多个阶梯台阶上表面和侧壁的缓冲层2的步骤包括：于多个阶梯台阶的表面形成第一缓冲牺牲层21；于第一缓冲牺牲层21的表面形成第二缓冲牺牲层22，位于多个阶梯台阶上表面的第一缓冲牺牲层21和第二缓冲牺牲层22的总厚度大于叠层结构1的牺牲层11的厚度。
41.具体地，缓冲层2包括的第一缓冲牺牲层21和第二缓冲牺牲层22，第一缓冲牺牲层21覆盖各阶梯台阶暴露的上表面和侧壁，第二缓冲牺牲层22覆盖第一缓冲牺牲层21的表面，第一缓冲牺牲层21和第二牺牲缓冲层2的材料可以相同也可以不同，可选地，第一缓冲牺牲层21和第二缓冲牺牲层22均可以为氮化物层，例如第一缓冲牺牲层21和第二缓冲牺牲层22均可以为氮化硅层；第一缓冲牺牲层21和第二缓冲牺牲层22的总厚度大于叠层结构1的一牺牲层11的厚度，从而使得后续形成金属层的厚度大，以防止被击穿而导致发生短路。
42.如图6-图7所示，沿刻蚀凹槽4刻蚀去除位于多个阶梯台阶侧壁的缓冲层2，以暴露多个阶梯台阶的侧壁。具体地如图6所示，先去除位于第一缓冲牺牲层21侧壁的部分第二缓冲牺牲层22，并沿着刻蚀凹槽4向下刻蚀去除部分位于第一缓冲牺牲层21上表面的部分第二缓冲牺牲层22以使得第一缓冲牺牲层21的侧壁能够完全暴露出来。如图7所示，去除位于各阶梯台阶侧壁的第一缓冲牺牲层21以暴露各阶梯台阶侧壁，并沿着刻蚀凹槽4向下刻蚀部分位于各阶梯台阶上表面的部分第一缓冲牺牲层21以使得各阶梯台阶的侧壁能够完全暴露出来。
43.结合图6-图7所示，在沿刻蚀凹槽4去除位于多个阶梯台阶侧壁的缓冲层2，以暴露
多个阶梯台阶的侧壁的步骤中，同时去除掩膜层3，以暴露各阶梯台阶上表面的缓冲层2，便于后续金属层的形成。
44.本发明还提出了一种半导体器件。
45.如图7所示，根据本发明实施例的半导体器件可以包括：衬底；在垂直衬底的厚度方向上牺牲层11和层间绝缘层12交替设置的叠层结构1，叠层结构1包括多个阶梯台阶；缓冲层2，缓冲层2形成在阶梯台阶的上表面，任意相邻阶梯台阶包括高阶台阶和低阶台阶，位于低阶台阶上的缓冲层与相邻的高阶台阶的侧壁之间形成有沟槽，沟槽在垂直衬底的厚度方向上的宽度一致。
46.可选地，阶梯台阶的侧壁在垂直衬底厚度的方向上平齐。
47.以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。