半导体装置的制作方法

1.本技术对应于在2020年2月14日向日本专利局提交的日本特愿2020-023747号，本技术的全部公开通过引用并入于此。
2.本发明涉及一种半导体装置。


背景技术：

3.专利文献1公开了包含半导体层、第一电极、第二电极以及横向型元件的半导体装置。第一电极形成于半导体层的表面之上。第二电极从第一电极起隔开间隔地形成于半导体层的表面之上。横向型元件在半导体层的表面的表层部形成于第一电极与第二电极之间的区域，并与第一电极以及第二电极电连接。
4.现有技术文献
5.专利文献
6.专利文献1：美国专利申请公开第2013/075877号说明书


技术实现要素：

7.发明要解决的课题
8.本发明的一实施方式提供一种能够在抑制耐压降低的同时削减导通电阻的半导体装置。
9.用于解决课题的手段
10.本发明的一实施方式提供一种半导体装置，包含：半导体芯片，其具有主面；高电位区，其形成于所述主面的表层部；低电位区，其从所述高电位区起隔开间隔地形成于所述主面的表层部；第一导电型的漂移区，其在所述主面的表层部形成于所述高电位区与所述低电位区之间的区域；以及第一导电型的降低表面电场区，其局部地形成于所述漂移区的表层部使得在所述漂移区中成为电流路径的区域的一部分从所述主面露出，所述降低表面电场区具有超过所述漂移区的杂质浓度。
11.本发明的一实施方式提供一种半导体装置，包含：半导体芯片，其具有主面；高电位区和低电位区，它们相互隔开间隔地形成于所述主面的表层部；第一导电型的漂移区，其在所述主面的表层部形成于所述高电位区与所述低电位区之间的区域；第一导电型的降低表面电场区，其在所述漂移区的表层部形成为在所述高电位区以及所述低电位区的对置方向上延伸的线状，使得在所述漂移区中成为电流路径的区域的一部分从所述主面露出，所述降低表面电场区具有超过所述漂移区的杂质浓度；场绝缘膜，其覆盖所述漂移区和所述降低表面电场区；以及场电极，其形成于所述场绝缘膜之上，并在俯视图中以与所述降低表面电场区交叉的方式呈线状地被引绕。
12.本发明中的上述或者其他目的、特征以及效果，参照附图通过下述实施方式的说明而变得明确。
附图说明
13.图1是表示本发明的第一实施方式的半导体装置的半导体芯片的俯视图。
14.图2是图1所示的区域ii的放大图。
15.图3是图2所示的区域iii的放大图。
16.图4是图2所示的区域iii的局部剖切立体剖视图。
17.图5是沿着图3所示的v-v线的剖视图。
18.图6是表示降低表面电场区的主要部分放大图。
19.图7是用于对导通电阻进行说明的实测曲线图。
20.图8是用于对击穿电压进行说明的实测曲线图。
21.图9是用于对栅极阈值电压进行说明的实测曲线图。
22.图10是与图5对应的图，是用于对本发明的第二实施方式的半导体装置进行说明的剖视图。
23.图11是与图5对应的图，是用于对本发明的第三实施方式的半导体装置进行说明的剖视图。
24.图12是与图4对应的图，是用于对第一变形例的降低表面电场区进行说明的立体剖视图。
25.图13是与图4对应的图，是用于对第二变形例的降低表面电场区进行说明的立体剖视图。
26.图14是与图4对应的图，是用于对第三变形例的降低表面电场区进行说明的立体剖视图。
27.图15是与图4对应的图，是用于对第四变形例的降低表面电场区进行说明的立体剖视图。
具体实施方式
28.图1是表示本发明的第一实施方式的半导体装置1的半导体芯片2的俯视图。图2是图1所示的区域ii的放大图。图3是图2所示的区域iii的放大图。图4是图2所示的区域iii的局部剖切立体剖视图。图5是沿着图3所示的v-v线的剖视图。图6是表示降低表面电场区20的主要部分放大图。
29.参照图1～图6，半导体装置1包含：成为长方体状的硅制的半导体芯片2。半导体芯片2具有：一侧的第一主面3、另一侧的第二主面4、以及连接第一主面3和第二主面4的第一～第四侧面5a～5d。第一主面3和第二主面4在从它们的法线方向z观察的俯视图(以下，简称为“俯视图”)中形成为四边形状。
30.第一～第四侧面5a～5d包含：第一侧面5a、第二侧面5b、第三侧面5c以及第四侧面5d。第一侧面5a以及第二侧面5b在第一方向x上延伸，在与第一方向x正交的第二方向y上对置。第三侧面5c以及第四侧面5d在第二方向y上延伸，在第一方向x上对置。半导体芯片2在本方式(this embodiment)中具有：包含p型的半导体基板6以及形成于半导体基板6之上的n型的外延层7的层叠构造。
31.半导体基板6形成第二主面4以及第一～第四侧面5a～5d的一部分。半导体基板6可以具有1.0
×
10
13
cm-3
以上且1.0
×
10
15
cm-3
以下的p型杂质浓度。半导体基板6的厚度可以
为100μm以上且500μm以下。外延层7形成第一主面3以及第一～第四侧面5a～5d的一部分。
32.外延层7可以具有超过半导体基板6的p型杂质浓度的n型杂质浓度。外延层7的n型杂质浓度可以为1.0
×
10
14
cm-3
以上且1.0
×
10
16
cm-3
以下。外延层7的n型杂质浓度优选为1.0
×
10
15
cm-3
以上且5.0
×
10
15
cm-3
以下。外延层7的厚度可以为5μm以上且20μm以下。
33.半导体装置1包含被第一主面3划分出的多个器件区8。多个器件区8的个数及配置是任意的。多个器件区8分别包含利用第一主面3和/或第一主面3的表层部而形成的功能器件。功能器件可以包含半导体开关器件、半导体整流器件以及无源器件中的至少1个。功能器件也可以包含将半导体开关器件、半导体整流器件以及无源器件中的至少2个组合而成的电路网。
34.半导体开关器件可以包含misfet(metal insulator semiconductor field effect transistor，金属绝缘体半导体场效)、bjt(bipolar junction transistor，双极结型晶体管)、igbt(insulated gate bipolar junction transistor，绝缘栅双极结型晶体管)以及jfet(junction field effect transistor，结型场效应晶体管)中的至少1个。半导体整流器件可以包含pn结二极管、pin结二极管、齐纳二极管、肖特基势垒二极管以及快恢复二极管中的至少1个。无源器件可以包含电阻、电容器以及电感器中的至少1个。
35.多个器件区8包含ldmis区9(参照图1的区域ii)，该ldmis区9形成有作为misfet的一例的ldmisfet(lateral double diffused misfet，横向双扩散misfet)。以下，对ldmis区9的构造进行具体说明。
36.参照图2～图5，半导体装置1包含：在ldmis区9中形成于第一主面3的表层部的n型的杂质区10。在本方式中，利用外延层7的一部分而形成杂质区10。因此，杂质区10具有与外延层7的n型杂质浓度相等的n型杂质浓度。在本方式中，杂质区10在俯视图中形成为长圆形状。杂质区10也可以形成为圆形状、椭圆形状或多边形状(例如四边形状)。
37.半导体装置1包含：在ldmis区9中形成于第一主面3的表层部的高电位区11、低电位区12和漂移区13。高电位区11形成于杂质区10的中央部。低电位区12从高电位区11起隔开间隔地形成于第一主面3的表层部，并与杂质区10连接。漂移区13在杂质区10中形成于高电位区11与低电位区12之间的区域。
38.具体而言，高电位区11包含：形成于杂质区10的表层部的n型的阱区14。阱区14具有超过杂质区10的n型杂质浓度的n型杂质浓度。阱区14的n型杂质浓度可以为1.0
×
10
15
cm-3
以上且1.0
×
10
18
cm-3
以下。在本方式中，阱区14在俯视图中形成为沿着杂质区10延伸的长圆形状。阱区14也可以形成为圆形状、椭圆形状或多边形状(例如四边形状)。
39.高电位区11包含：形成于阱区14的表层部的n型的漏极区15。漏极区15具有超过阱区14的n型杂质浓度的n型杂质浓度。漏极区15的n型杂质浓度可以为1.0
×
10
18
cm-3
以上且1.0
×
10
21
cm-3
以下。漏极区15从阱区14的周缘起隔开间隔地形成于阱区14的内部。在本方式中，漏极区15在俯视图中形成为沿着阱区14延伸的长圆形状。漏极区15也可以形成为圆形状、椭圆形状或多边形状(例如四边形状)。
40.具体而言，低电位区12包含：与杂质区10邻接并形成于第一主面3的表层部的p型的体区16。体区16可以具有1.0
×
10
15
cm-3
以上且1.0
×
10
18
cm-3
以下的p型杂质浓度。体区16具有与半导体基板6连接的底部，将该半导体基板6固定为相同电位。体区16形成为沿着杂质区10延伸的带状。具体而言，体区16形成为包围杂质区10的环状(在本方式中为长圆环
状)，将杂质区10划分为规定的形状(在本方式中为长圆形状)。
41.体区16在俯视图中包含：第一直线部16a、第二直线部16b、第一曲线部16c以及第二曲线部16d。第一直线部16a在第二方向y上形成于杂质区10的一侧的区域，并在第一方向x上延伸。第二直线部16b以在第二方向y上隔着杂质区10而与第一直线部16a对置的方式形成于杂质区10的另一侧的区域，并与第一直线部16a平行地延伸。在第一方向x上，第一直线部16a及第二直线部16b的长度优选为漏极区15的长度以下。
42.第一曲线部16c形成为在第一直线部16a的一端和第二直线部16b的一端之间呈圆弧状延伸的带状。第二曲线部16d隔着杂质区10而与第一曲线部16c对置，形成为在第一直线部16a的另一端和第二直线部16b的另一端之间呈圆弧状延伸的带状。
43.低电位区12包含从杂质区10起隔开间隔地形成于体区16的表层部的n型的源极区17。源极区17形成于体区16的内缘侧(杂质区10侧)，并在与杂质区10(漂移区13)之间划定ldmisfet的沟道区18。源极区17具有超过阱区14的n型杂质浓度的n型杂质浓度。源极区17的n型杂质浓度可以为1.0
×
10
18
cm-3
以上且1.0
×
10
21
cm-3
以下。源极区17的n型杂质浓度优选与漏极区15的n型杂质浓度相等。
44.在本方式中，源极区17在俯视图中在体区16的一部分区域形成为有端带状。具体而言，源极区17从第一曲线部16c以及第二曲线部16d起隔开间隔地分别形成于第一直线部16a以及第二直线部16b。即，源极区17不形成于体区16的第一曲线部16c以及第二曲线部16d。源极区17在俯视图中形成为沿着第一直线部16a和第二直线部16b延伸的有端带状。
45.源极区17在第二方向y上与漏极区15对置，在漂移区13形成在与漏极区15之间在第二方向y上延伸的电流路径。在第一方向x上，源极区17的长度优选为漏极区15的长度以下。当然，源极区17也可以形成为包围杂质区10的环状(具体而言为长圆环状)。即，源极区17也可以形成于体区16的第一曲线部16c以及第二曲线部16d。
46.低电位区12包含在体区16的表层部中形成于与源极区17不同的区域的p型的接触区19。接触区19形成于体区16的外缘侧(与杂质区10相反的一侧)，隔着源极区17而与沟道区18对置。接触区19具有超过体区16的p型杂质浓度的p型杂质浓度。接触区19的p型杂质浓度可以为1.0
×
10
18
cm-3
以上且1.0
×
10
21
cm-3
以下。
47.在本方式中，接触区19在俯视图中在体区16的一部分区域形成为有端带状。具体而言，接触区19从体区16的第一曲线部16c以及第二曲线部16d起隔开间隔地分别形成于第一直线部16a以及第二直线部16b。即，在体区16的第一曲线部16c以及第二曲线部16d不形成接触区19。接触区19在俯视图中形成为沿着第一直线部16a以及第二直线部16b延伸的有端带状。
48.接触区19在第二方向y上与漏极区15对置。在第一方向x上，接触区19的长度优选为漏极区15的长度以下。当然，接触区19也可以形成为包围杂质区10的环状(具体而言为长圆环状)。即，也可以在体区16的第一曲线部16c以及第二曲线部16d形成接触区19。
49.漂移区13由杂质区10的一部分构成。漂移区13形成连接高电位区11和低电位区12的电流路径。具体而言，漂移区13在杂质区10中被划定在漏极区15(阱区14)与源极区17(体区16)之间的区域。由此，漂移区13形成连结漏极区15及源极区17的电流路径。
50.漂移区13形成为包围漏极区15的环状(在本方式中为长圆环状)。在本方式中，漂移区13具有由体区16的第一直线部16a(第二直线部16b)划分出的直线部、以及由体区16的
第一曲线部16c(第二曲线部16d)划分出的曲线部。漂移区13的距离可以为50μm以上且200μm以下。优选沿着环状(在本方式中为长圆环状)以一定的距离形成漂移区13的距离。
51.参照图4～图6，半导体装置1包含：局部地形成于漂移区13的表层部的n型的降低表面电场区20，使得漂移区13的一部分从第一主面3露出。降低表面电场区20具有超过漂移区13的n型杂质浓度。降低表面电场区20的n型杂质浓度可以是1.0
×
10
15
cm-3
以上5.0
×
10
16
cm-3
以下。
52.降低表面电场区20优选具有漂移区13的n型杂质浓度的20倍值作为上限值。降低表面电场区20的n型杂质浓度优选超过2.25
×
10
15
cm-3
且为3.25
×
10
16
cm-3
以下。降低表面电场区20的n型杂质浓度特别优选为1.25
×
10
15
cm-3
以上且2.5
×
10
16
cm-3
以下。降低表面电场区20的n型杂质浓度优选小于阱区14的n型杂质浓度。
53.在本方式中，在漂移区13的表层部隔开间隔地形成多个降低表面电场区20。从漂移区13的底部向第一主面3侧隔开间隔地形成多个降低表面电场区20。具体而言，多个降低表面电场区20形成得比阱区14浅，且形成得比漏极区15深。多个降低表面电场区20隔着漂移区13的一部分而与半导体基板6对置。
54.多个降低表面电场区20在俯视图中在高电位区11以及低电位区12的对置方向上呈线状地延伸，在该对置方向的正交方向上隔开间隔而形成为条纹状。由此，多个降低表面电场区20在俯视图中使漂移区13的一部分呈条纹状地从第一主面3露出。
55.多个降低表面电场区20在漂移区13的表层部中形成于漏极区15与体区16之间的区域。具体而言，降低表面电场区20形成于阱区14与体区16之间的区域。在本方式中，降低表面电场区20具有与阱区14连接的一端部以及与体区16连接的另一端部。由此，降低表面电场区20形成在阱区14与体区16之间的区域连续地延伸的电流路径。
56.多个降低表面电场区20从漂移区13的曲线部起隔开间隔地形成于漂移区13的直线部。即，在漏极区15与体区16的第一曲线部16c(第二曲线部16d)之间的区域不形成多个降低表面电场区20。多个降低表面电场区20形成于漏极区15与体区16的第一直线部16a(第二直线部16b)之间的区域。
57.优选降低表面电场区20局部地形成在漂移区13的表层部，使得在漂移区13中成为电流路径的区域的一部分从第一主面3露出。即，优选多个降低表面电场区20在漂移区13的表层部中仅形成在由漏极区15及源极区17夹着的区域。由此，降低表面电场区20形成在漏极区15与源极区17之间的区域连续地延伸的电流路径。在源极区17(接触区19)形成为包围杂质区10的环状时，多个降低表面电场区20可以形成于漂移区13的曲线部。
58.半导体装置1包含：在漂移区13的表层部中在彼此相邻的多个降低表面电场区20之间的区域分别划分出的多个漂移线区13a(漂移露出区域)。多个漂移线区13a由漂移区13的一部分构成。多个漂移线区13a在俯视图中在高电位区11以及低电位区12的对置方向上呈线状地延伸，并在该对置方向的正交方向上与多个降低表面电场区20交替地形成。
59.漂移线区13a的n型杂质浓度小于降低表面电场区20的n型杂质浓度。因此，流过漂移线区13a的电流密度小于流过降低表面电场区20的电流密度。另一方面，以漂移线区13a为起点扩展的耗尽层大于以降低表面电场区20为起点扩展的耗尽层。因此，在ldmis区9中，通过漂移线区13a抑制耐压降低，通过降低表面电场区20降低导通电阻ron。
60.参照图6，多个降低表面电场区20分别具有第一宽度w1。第一宽度w1是与降低表面
电场区20延伸的方向正交的方向的宽度。多个漂移线区13a分别具有第二宽度w2。第二宽度w2是与漂移线区13a延伸的方向正交的方向的宽度。
61.降低表面电场区20的第一宽度w1相对于漂移线区13a的第二宽度w2之比w1/w2可以为0.5以上且2.0以下(0.5≤w1/w2≤2.0)。比w1/w2优选为1.0以下(0.5≤w1/w2≤1.0)。比w1/w2进一步优选小于1.0(0.5≤w1/w2＜1.0)。即，优选形成宽度比漂移线区13a窄的降低表面电场区20。
62.第一宽度w1可以为1μm以上且5μm以下。第二宽度w2可以为1μm以上且5μm以下。第一宽度w1和第二宽度w2分别优选为3μm以下。第一宽度w1和第二宽度w2的合计值w1+w2优选为3μm以上且6μm以下。
63.在漏极区15及源极区17之间的对置区域以第一专有比例r1形成多个降低表面电场区20。第一专有比例r1是将上述对置区域设为“1”时的多个降低表面电场区20在所述对置区域中所占的比例。在上述对置区域以第二专有比例r2形成多个漂移线区13a。第二专有比例r2是将所述对置区域设为“1”时的多个漂移线区13a在所述对置区域中所占的比例。
64.第二专有比例r2也可以是第一专有比例r1的0.5倍以上以及第一专有比例r1的2.0倍以下(0.5
×
r1≤r2≤2
×
r1)。第二专有比例r2优选为第一专有比例r1以上(r1≤r2≤2
×
r1)。第二专有比例r2进一步优选超过第一专有比例r1(r1＜r2≤2
×
r1)。
65.半导体装置1包含：在ldmis区9中以覆盖漂移区13及多个降低表面电场区20的方式形成在第一主面3之上的场绝缘膜21。场绝缘膜21包含氧化硅。在本方式中，场绝缘膜21由通过第一主面3的选择性氧化而形成的locos膜构成。场绝缘膜21可以具有0.1μm以上且2μm以下的厚度。
66.具体而言，场绝缘膜21在俯视图中形成为覆盖漏极区15与体区16之间的区域的环状(在本方式中为长圆环状)。场绝缘膜21包含内缘部22及外缘部23。在图2及图3中，场绝缘膜21的外缘部23由虚线表示。场绝缘膜21的内缘部22覆盖阱区14，使漏极区15露出。
67.场绝缘膜21的外缘部23从体区16的内缘向高电位区11侧隔开间隔地形成，使体区16、源极区17以及接触区19露出。场绝缘膜21的外缘部23使漂移区13的一部分以及降低表面电场区20的一部分从与体区16的内缘之间露出。
68.半导体装置1包含：以覆盖ldmis区9外的区域的方式形成于第一主面3之上的外侧场绝缘膜24。外侧场绝缘膜24具有与场绝缘膜21相等的厚度，并包含与场绝缘膜21相同的材料。即，在本方式中，外侧场绝缘膜24由locos膜构成。外侧场绝缘膜24覆盖体区16的外缘，使体区16、源极区17以及接触区19露出。
69.参照图4以及图5，半导体装置1包含在场绝缘膜21之上呈线状地被引绕的场电极31。在本方式中，场电极31包含导电性多晶硅。在本方式中，场电极31由与高电位区11以及低电位区12电连接的场电阻膜构成。具体而言，场电极31与漏极区15及体区16(源极区17及接触区19)电连接。场电极31形成从高电位区11朝向低电位区12的电压降，抑制漂移区13中的电场分布的偏差。
70.场电极31在俯视图中呈与多个降低表面电场区20交叉的线状延伸，多次横穿多个降低表面电场区20。具体而言，场电极31包含呈直线状延伸的部分及呈曲线状延伸的部分。场电极31在呈直线状延伸的部分多次横穿多个降低表面电场区20。即，场电极31在俯视图中设定了连结高电位区11以及低电位区12的1条直线时，多次横穿该直线。场电极31在呈曲
线状延伸的部分隔着场绝缘膜21而与漂移区13对置。
71.具体而言，场电极31在俯视图中多次包围高电位区11。更具体而言，场电极31在俯视图中形成为螺旋状，该螺旋状具有漏极区15侧的内侧端部32、体区16侧的外侧端部33、以及在内侧端部32与外侧端部33之间延伸的螺旋部34。内侧端部32和外侧端部33的配置是任意的。
72.在本方式中，内侧端部32形成于在第二方向y上与漏极区15对置的位置。内侧端部32可以隔着场绝缘膜21而与阱区14对置。在本方式中，外侧端部33形成于在第二方向y上与源极区17对置的位置。外侧端部33可以隔着场绝缘膜21而与漂移线区13a以及降低表面电场区20对置。
73.螺旋部34在俯视图中以包围漏极区15的方式从内侧端部32朝向外侧端部33向外卷绕，形成为长圆的螺旋状。螺旋部34隔着场绝缘膜21而与漂移线区13a和降低表面电场区20对置。
74.场电极31具有在从内侧端部32朝向外侧端部33的螺旋方向上产生电压降的构造。即，场电极31在与螺旋方向正交的方向上，通过与电压降对应的电位形成从高电位区11朝向低电位区12逐渐减小的电位梯度。利用场电极31的这样的电气性质来抑制漂移区13中的电场分布的偏差。
75.参照图6，场电极31具有线宽w3。线宽w3由与场电极31的延展方向(即，螺旋方向)正交的方向的宽度定义。线宽w3可以为1μm以上且5μm以下。线宽w3优选为3μm以下。线宽w3也可以为降低表面电场区20的第一宽度w1以上(w1≤w3)。线宽w3也可以为漂移线区13a的第二宽度w2以上(w2≤w3)。
76.场电极31的电阻值可以为10mω以上且100mω以下。场电极31的间距可以为1μm以上且10μm以下。场电极31的间距优选为2μm以上。场电极31的间距由彼此相邻的部分之间的距离(即，螺旋部34的卷绕间距)定义。场电极31的卷绕数可以是5以上且20以下。场电极31的线宽w3、电阻值、间距以及卷绕数是任意的，根据应缓和的电场来调整。
77.半导体装置1包含：在场绝缘膜21之上形成于场电极31与高电位区11(漏极区15)之间的区域的内侧场电极36。在本方式中，内侧场电极36形成于由场电极31包围的区域，固定为与高电位区11(漏极区15)相同电位。内侧场电极36具有与场电极31相等的厚度，包含与场电极31相同的材料(即，导电性多晶硅)。
78.内侧场电极36形成为从漏极区15及场电极31起隔开间隔地包围漏极区15的环状(具体而言为长圆环状)。内侧场电极36可以隔着场绝缘膜21而与阱区14对置。优选在俯视图中从多个降低表面电场区20向漏极区15侧隔开间隔地形成内侧场电极36。
79.内侧场电极36包含内缘部37及外缘部38。内侧场电极36的内缘部37从漏极区15起隔开间隔地包围漏极区15。优选从漏极区15起隔开大致一定的间隔地形成内侧场电极36的内缘部37。
80.从场电极31起隔开间隔地形成内侧场电极36的外缘部38。优选从场电极31起隔开大致一定的间隔地形成内侧场电极36的外缘部38。内侧场电极36与场电极31之间的距离优选与场电极31的间距相等。
81.在本方式中，内侧场电极36沿着周向以不均匀的宽度形成。具体而言，内侧场电极36在外缘部38具有场伸出部39。场伸出部39向场电极31引出使得在场电极31的螺旋方向上
与内侧端部32的前端对置。场伸出部39将内侧场电极36与场电极31之间的距离保持为大致固定，抑制由场电极31的内侧端部32引起的电场偏差。
82.在本方式中，内侧场电极36与场电极31的内侧端部32连接，固定为与该内侧端部32相同电位。具体而言，场伸出部39与内侧端部32连接。只要能够将内侧场电极36以及内侧端部32固定为相同电位，则内侧场电极36未必需要与内侧端部32连接。另外，内侧场电极36的有无是任意的，可以根据需要而去除。
83.内侧场电极36的线宽也可以为1μm以上且15μm以下。内侧场电极36优选形成为比场电极31宽。内侧场电极36的线宽优选为场电极31的线宽w3的1.5倍以上且5倍以下。当然，也可以形成具有线宽w3以下的线宽的内侧场电极36。
84.参照图4以及图5，半导体装置1包含在第一主面3之上覆盖沟道区18的栅极绝缘膜40。在本方式中，栅极绝缘膜40由氧化硅构成。栅极绝缘膜40在俯视图中形成为沿着场绝缘膜21延伸的带状，使体区16、源极区17以及接触区19露出。
85.在本方式中，栅极绝缘膜40在俯视图中形成为包围场绝缘膜21的环状(具体而言为长圆环状)。栅极绝缘膜40具有小于场绝缘膜21的厚度的厚度，并与场绝缘膜21(外缘部23)连接。由此，栅极绝缘膜40在漂移区13(漂移线区13a)以及降低表面电场区20中覆盖从体区16的内缘以及场绝缘膜21的外缘部23之间露出的部分。栅极绝缘膜40的厚度可以为10nm以上且200nm以下。
86.半导体装置1包含形成于栅极绝缘膜40之上的栅极电极41。栅极电极41具有与场电极31相等的厚度，并包含与场电极31相同的材料(即，导电性多晶硅)。栅极电极41隔着栅极绝缘膜40而与沟道区18对置。在本方式中，栅极电极41隔着栅极绝缘膜40也与漂移区13(漂移线区13a)以及降低表面电场区20对置。栅极电极41在俯视图中形成为沿着场绝缘膜21延伸的带状。在本方式中，栅极电极41在俯视图中形成为包围场绝缘膜21的环状(具体而言为长圆环状)。
87.栅极电极41具有：从栅极绝缘膜40之上引出到场绝缘膜21之上的覆盖部42。覆盖部42形成为从场电极31起隔开间隔地包围场电极31的环状(具体而言为长圆环状)。覆盖部42隔着场绝缘膜21而与漂移区13以及降低表面电场区20对置。
88.栅极电极41包含内缘部43和外缘部44。栅极电极41的内缘部43由覆盖部42形成，在俯视图中横穿漂移线区13a以及降低表面电场区20。栅极电极41的内缘部43优选从场电极31起隔开大致一定的间隔地形成。栅极电极41与场电极31之间的距离优选与场电极31的间距相等。栅极电极41的外缘部44在俯视图中形成于与体区16重叠的区域。栅极电极41的外缘部44优选从场绝缘膜21的外缘部23起隔开大致一定的间隔地形成。
89.在本方式中，栅极电极41沿着周向以不均匀的宽度形成。在本方式中，栅极电极41在内缘部43具有栅极伸出部45。栅极伸出部45以在场电极31的螺旋方向上与外侧端部33的前端对置的方式向场电极31侧引出。栅极伸出部45将栅极电极41与场电极31之间的距离保持为大致固定，抑制由场电极31的外侧端部33引起的电场偏差。
90.参照图4，半导体装置1包含：层叠在第一主面3之上并覆盖ldmis区9的绝缘层71。绝缘层71由多层布线构造74构成，多层布线构造74具有多个层间绝缘层72和多个布线层73交替层叠而成的层叠构造。层间绝缘层72是指介于在上下方向上相邻的2个布线层73之间的绝缘层。其中，多个层间绝缘层72中最下的层间绝缘层72是指介于半导体芯片2与最初的
布线层73之间的绝缘层。
91.在图4中，表示了多层布线构造74中的第一～第二层间绝缘层72a～72b和第一～第二布线层73a～73b交替层叠的部分。层间绝缘层72及布线层73的层叠数为任意的，并不限定于特定的数值。多层布线构造74可以具有3层以上的层间绝缘层72和3层以上的布线层73交替层叠而成的层叠构造。
92.各层间绝缘层72包含sio2膜和sin膜中的至少1个。各层间绝缘层72可以具有由sio2膜或sin膜构成的单层构造。各层间绝缘层72可以具有1个或多个sio2膜和/或1个或多个sin膜以任意的顺序层叠而成的层叠构造。各布线层73可以包含al膜、cu膜、alsicu合金膜、alsi合金膜以及alcu合金膜中的至少1个。
93.在第一层间绝缘层72a之上形成有多个第一布线层73a。多个第一布线层73a经由贯通第一层间绝缘层72a的1个或多个第一过孔电极75分别与对应的连接对象电连接。第一过孔电极75可以是钨插塞电极。具体而言，多个第一布线层73a包含：第一漏极布线76、第一源极布线77、第一栅极布线78、内侧场布线79以及外侧场布线80。
94.第一漏极布线76经由1个或多个第一过孔电极75与漏极区15电连接。第一源极布线77经由1个或多个第一过孔电极75与源极区17(体区16和接触区19)电连接。第一栅极布线78经由1个或多个第一过孔电极75与栅极电极41电连接。
95.内侧场布线79经由1个或多个第一过孔电极75与场电极31的内侧端部32电连接。内侧场布线79也可以经由1个或多个第一过孔电极75与内侧场电极36电连接。内侧场布线79也可以与第一漏极布线76一体地形成。外侧场布线80经由1个或多个第一过孔电极75与场电极31的外侧端部33电连接。外侧场布线80也可以与第一源极布线77一体地形成。
96.在第二层间绝缘层72b之上形成有多个第二布线层73b。多个第二布线层73b经由贯通第二层间绝缘层72b的1个或多个第二过孔电极81分别与对应的连接对象电连接。第二过孔电极81可以是钨插塞电极。具体而言，多个第二布线层73b包含：第二漏极布线82、第二源极布线83以及第二栅极布线(未表示)。
97.第二漏极布线82经由多个第二过孔电极81与第一漏极布线76以及内侧场布线79电连接。第二漏极布线82在俯视图中覆盖漏极区15以及内侧场布线79。第二漏极布线82优选在俯视图中覆盖漏极区15的整个区域以及内侧场布线79的整个区域。第二漏极布线82优选在俯视图中引出至与内侧场电极36对置的位置。第二漏极布线82还优选在俯视图中引出至在场电极31中与形成最内周部的部分对置的位置。
98.第二源极布线83经由多个第二过孔电极81与第一源极布线77以及外侧场布线80电连接。第二源极布线83在俯视图中形成为沿着体区16延伸的环状。第二源极布线83优选在俯视图中覆盖栅极电极41以及外侧场布线80。
99.第二漏极布线82优选在俯视图中覆盖体区16的整个区域、栅极电极41的整个区域以及外侧场布线80的整个区域。第二源极布线83还优选在俯视图中引出至在场电极31中与形成最外周部的部分对置的位置。
100.以下，参照图7～图9，对半导体装置1的电气特性进行说明。在此，作为半导体装置1的电气特性，调查了导通电阻ron、击穿电压vb以及栅极阈值电压vth。击穿电压vb是半导体装置1的耐压。在调查半导体装置1的电气特性时，准备了第一器件、第二器件、第三器件以及第四器件。
101.第一器件是具有降低表面电场区20的第一宽度w1相对于漂移线区13a的第二宽度w2之比w1/w2设定为“0.5”的构造的半导体装置1。第二器件是具有比w1/w2设定为“1.0”的构造的半导体装置1。第三器件是具有比w1/w2设定为“2.0”的构造的半导体装置1。在此，第一宽度w1和第二宽度w2分别在1μm以上且3μm以下的范围进行调整。另外，第一宽度w1和第二宽度w2的合计值w1+w2分别在3μm以上且6μm以下的范围进行调整。
102.第四器件是比较例的半导体装置。在比较例的半导体装置中，在漂移区13中成为电流路径的区域的整个区域形成降低表面电场区20，没有形成漂移线区13a。即，在比较例的半导体装置中，降低表面电场区20在漂移区13的表层部中形成于漏极区15与源极区17之间的对置区域的整个区域。
103.另外，在此，在第一～第四器件的每一个中，降低表面电场区20的n型杂质浓度被调整为1.25
×
10
16
cm-3
、2.5
×
10
16
cm-3
以及3.25
×
10
16
cm-3
，分别调查了它们的电气特性。漂移区13(漂移线区13a)的n型杂质浓度为2.25
×
10
15
cm-3
。
104.图7是用于对导通电阻ron进行说明的实测曲线图。纵轴表示导通电阻ron[ω]。横轴表示以漂移区13(漂移线区13a)的n型杂质浓度(＝2.25
×
10
15
cm-3
)为基准的降低表面电场区20的n型杂质浓度[cm-3
]。
[0105]
图7示出了第一～第四折线la1～la4。第一折线la1由四边形的4个描绘点构成，示出了第一器件(w1/w2＝0.5)的导通电阻ron的特性。第二折线la2由三角形状的4个描绘点构成，示出了第二器件(w1/w2＝1.0)的导通电阻ron的特性。第三折线la3由圆形状的4个描绘点构成，示出了第二器件(w1/w2＝2.0)的导通电阻ron的特性。第四折线la4由黑色圆形状的4个描绘点构成，示出了第四器件(比较例)的导通电阻ron的特性。
[0106]
参照第一～第四折线la1～la4，导通电阻ron随着降低表面电场区20的形成而减少，根据降低表面电场区20的n型杂质浓度的增加而进一步减少。另外，使n型杂质浓度增加时的导通电阻ron的减少比例按照第一～第四器件的顺序增加。即，导通电阻ron的减少比例根据比w1/w2的增加而增加，在漏极区15与源极区17之间的对置区域的整个区域形成降低表面电场区20的情况下为最大。
[0107]
因此，优选降低表面电场区20的n型杂质浓度设定为比较高的值。另外，比w1/w2优选设定为比较大的值。即，在削减导通电阻ron方面，优选在超过漂移区13的n型杂质浓度这样的条件下，形成浓度比较高且宽度比较宽的降低表面电场区20。
[0108]
图8是用于对击穿电压vb进行说明的实测曲线图。纵轴表示击穿电压vb[v]。横轴表示以漂移区13(漂移线区13a)的n型杂质浓度(＝2.25
×
10
15
cm-3
)为基准的降低表面电场区20的n型杂质浓度[cm-3
]。
[0109]
图8示出了第一～第四折线lb1～lb4。第一折线lb1由四边形的4个描绘点构成，示出了第一器件(w1/w2＝0.5)的击穿电压vb的特性。第二折线lb2由三角形状的4个描绘点构成，示出了第二器件(w1/w2＝1.0)的击穿电压vb的特性。第三折线lb3由圆形状的4个描绘点构成，示出了第二器件(w1/w2＝2.0)的击穿电压vb的特性。第四折线lb4由黑色圆形状的4个描绘点构成，示出了第四器件(比较例)的击穿电压vb的特性。
[0110]
参照第一～第四折线lb1～lb4可知，击穿电压vb处于随着降低表面电场区20的形成而减少的趋势。另外，击穿电压vb根据降低表面电场区20的n型杂质浓度的增加而减少。使n型杂质浓度增加时的击穿电压vb的减少比例按照第一～第四器件的顺序增加。即，击穿
电压vb的减少比例根据比w1/w2的增加而增加，在漏极区15与源极区17之间的对置区域的整个区域形成降低表面电场区20的情况下为最大。
[0111]
特别是，在第四器件中，击穿电压vb显著降低。关于这一点，第一～第三器件的击穿电压vb在任一n型杂质浓度下都高于第四器件的击穿电压vb。因此，降低表面电场区20优选局部地形成于漂移区13的表层部，使得在漂移区13中成为电流路径的区域的一部分从第一主面3露出。另外，降低表面电场区20优选在漂移区13中形成于成为电流路径的区域的整个区域。
[0112]
另外，降低表面电场区20的n型杂质浓度优选设定为比较低的值。另外，比w1/w2优选设定为比较小的值。即，在提高击穿电压vb方面，优选在超过漂移区13的n型杂质浓度这样的条件下，形成浓度比较低且宽度比较窄的降低表面电场区20。
[0113]
参照图7以及图8，导通电阻ron以及击穿电压vb关于降低表面电场区20的n型杂质浓度具有相互背反的关系。具体而言，在使降低表面电场区20的n型杂质浓度增加的情况下，能够削减导通电阻ron，但击穿电压vb降低。另一方面，在使降低表面电场区20的n型杂质浓度减少的情况下，导通电阻ron上升，但能够提高击穿电压vb。降低表面电场区20的n型杂质浓度能够在超过漂移区13(漂移线区13a)的n型杂质浓度的范围内设定为任意的值，但需要鉴于导通电阻ron以及击穿电压vb来进行调整。
[0114]
同样地，导通电阻ron以及击穿电压vb关于比w1/w2具有相互背反的关系。具体而言，在使比w1/w2增加的情况下，能够削减导通电阻ron，但击穿电压vb降低。另一方面，在使比w1/w2减少的情况下，导通电阻ron上升，但能够提高击穿电压vb。比w1/w2能够设定为任意的值，但需要鉴于导通电阻ron以及击穿电压vb来进行调整。
[0115]
漂移线区13a具有提高击穿电压vb且使导通电阻ron上升的性质，另一方面，降低表面电场区20具有削减导通电阻ron且使击穿电压vb降低的性质。因此，通过使降低表面电场区20的n型杂质浓度接近漂移区13(漂移线区13a)的n型杂质浓度，能够在抑制击穿电压vb的降低的同时削减导通电阻ron。
[0116]
根据第一～第三器件的结果，优选降低表面电场区20的n型杂质浓度调整为超过2.25
×
10
15
cm-3
且3.25
×
10
16
cm-3
以下。另外，比w1/w2优选调整为0.5以上且2.0以下。由此，能够在抑制击穿电压vb的降低的同时削减导通电阻ron。
[0117]
根据图8的曲线图也可以理解，当降低表面电场区20的n型杂质浓度超过2.5
×
10
16
cm-3
时，第一～第三器件的击穿电压vb急剧减少。因此，降低表面电场区20的n型杂质浓度特别优选调整为1.25
×
10
15
cm-3
以上且2.5
×
10
16
cm-3
以下。由此，能够适当地抑制击穿电压vb的降低。
[0118]
另外，比w1/w2越大，击穿电压vb的减少比例越增加。因此，比w1/w2优选为0.5以上且小于2.0。比w1/w2特别优选为0.5以上且1.0以下。由此，能够在适当地抑制击穿电压vb的降低的同时适当地削减导通电阻ron。
[0119]
图9是用于对栅极阈值电压vth进行说明的实测曲线图。纵轴示出了栅极阈值电压vth[v]。横轴示出了以漂移区13(漂移线区13a)的n型杂质浓度(2.25
×
10
15
cm-3
)为基准的降低表面电场区20的n型杂质浓度[cm-3
]。
[0120]
图9示出了第一～第四折线lc1～lc4。第一折线lc1由四边形的4个描绘点构成，示出了第一器件(w1/w2＝0.5)的栅极阈值电压vth的特性。第二折线lc2由三角形状的4个描
绘点构成，示出了第二器件(w1/w2＝1.0)的栅极阈值电压vth的特性。第三折线lc3由圆形状的4个描绘点构成，示出了第二器件(w1/w2＝2.0)的栅极阈值电压vth的特性。第四折线lc4由黑色圆形的4个描绘点构成，示出了第四器件(比较例)的栅极阈值电压vth的特性。
[0121]
参照第一～第四折线lc1～lc4，第一～第四器件的栅极阈值电压vth不依赖于降低表面电场区20的n型杂质浓度以及比w1/w2而大致固定。因此，根据第一～第三器件，能够在抑制栅极阈值电压vth的变动及击穿电压vb的降低的同时削减导通电阻ron。
[0122]
以上，半导体装置1包含：半导体芯片2、高电位区11、低电位区12、n型的漂移区13以及n型的降低表面电场区20。高电位区11形成于半导体芯片2的第一主面3的表层部。低电位区12从高电位区11起隔开间隔地形成于第一主面3的表层部。漂移区13在第一主面3的表层部中形成于高电位区11与低电位区12之间的区域。
[0123]
降低表面电场区20局部地形成于漂移区13的表层部，使得漂移区13的一部分从第一主面3露出。具体而言，降低表面电场区20形成为在漂移区13中使成为电流路径的区域的一部分从第一主面3露出。降低表面电场区20具有超过漂移区13的n型杂质浓度。
[0124]
流过降低表面电场区20的电流密度超过流过漂移区13的电流密度。另一方面，以漂移区13为起点扩展的耗尽层大于以降低表面电场区20为起点扩展的耗尽层。由此，能够通过漂移区13抑制击穿电压vb(耐压)的降低，通过降低表面电场区20削减导通电阻ron。
[0125]
优选在漂移区13的表层部隔开间隔地形成多个降低表面电场区20。根据该构造，能够通过多个降低表面电场区20来削减导通电阻ron。降低表面电场区20优选在高电位区11和低电位区12的对置方向上呈线状地延伸。根据该构造，在将高电位区11与低电位区12连结成呈线状的电流路径中，能够削减导通电阻ron。
[0126]
特别优选的是，多个降低表面电场区20形成为在上述对置方向上延伸的条纹状，使漂移区13的一部分呈条纹状地从第一主面3露出。该情况下，在彼此相邻的多个降低表面电场区20之间，划分出在上述对置方向上呈条纹状地延伸的多个漂移线区13a。多个漂移线区13a与多个降低表面电场区20交替地形成。根据该构造，抑制耐压降低的区域以及削减导通电阻ron的区域在漂移区13的表层部交替地形成。因此，能够适当地抑制耐压降低，能够适当地削减导通电阻ron。
[0127]
半导体装置1还包含形成于第一主面3的表层部的n型的杂质区10。高电位区11包含形成于杂质区10的表层部的n型的漏极区15。低电位区12包含与杂质区10相邻地形成于第一主面3的表层部的p型的体区16、以及从杂质区10起隔开间隔地形成于体区16的表层部的n型的源极区17。
[0128]
漂移区13在杂质区10中形成于漏极区15与源极区17之间的区域。降低表面电场区20在漂移区13的表层部形成于漏极区15与源极区17之间的区域。根据该构造，在连结漏极区15与源极区17的电流路径中，能够削减导通电阻ron。
[0129]
降低表面电场区20优选在漂移区13中仅形成于由漏极区15及源极区17夹着的区域。根据该构造，在由漏极区15及源极区17夹着的区域外不形成比较低电阻的降低表面电场区20。因此，能够适当地抑制不期望的电流流过由漏极区15及源极区17夹着的区域外。
[0130]
高电位区11可以包含：形成于杂质区10的表层部的n型的阱区14、以及从阱区14的周缘起隔开间隔地形成于阱区14的表层部的漏极区15。该情况下，降低表面电场区20可以在漂移区13的表层部形成于阱区14与源极区17之间的区域。根据该构造，能够适当地抑制
不期望的电流流过由阱区14及源极区17夹着的区域外。该情况下，降低表面电场区20优选与阱区14以及体区16中的任一方或者双方(优选双方)连接。
[0131]
半导体装置1还包含场绝缘膜21及场电极31。场绝缘膜21在第一主面3之上覆盖漂移区13以及降低表面电场区20。场电极31在场绝缘膜21之上呈线状地被引绕，在俯视图中横穿降低表面电场区20。根据该构造，能够通过场电极31抑制漂移区13以及降低表面电场区20中的电场集中。因此，能够提高耐压。
[0132]
该情况下，场电极31优选在俯视图中多次横穿降低表面电场区20。场电极31进一步优选多次包围高电位区11。根据这些构造，能够适当地抑制漂移区13以及降低表面电场区20中的电场集中。
[0133]
场电极31优选由与高电位区11以及低电位区12电连接的场电阻膜构成。根据该构造，能够利用场电极31中的电压降，使电场适当地分布于漂移区13。因此，能够适当地抑制漂移区13以及降低表面电场区20中的电场集中。
[0134]
图10是与图5对应的图，是用于对本发明的第二实施方式的半导体装置91进行说明的剖视图。以下，对于与对半导体装置1进行了描述的构造对应的构造，标注相同的附图标记并省略说明。
[0135]
半导体装置91的高电位区11包含p型的集电极区92来代替漏极区15。以上，根据半导体装置91，能够提供igbt来代替ldmisfet。该情况下，ldmisfet的“源极”替换为igbt的“发射极”。另外，ldmisfet的“漏极”替换为igbt的“集电极”。即使在代替ldmisfet而采用igbt的情况下，也能够获得与对半导体装置1进行了描述的效果一样的效果。
[0136]
图11是与图5对应的图，是用于对本发明的第三实施方式的半导体装置101进行说明的剖视图。以下，对于与对半导体装置1进行了描述的构造对应的构造，标注相同的附图标记并省略说明。
[0137]
半导体装置101的高电位区11包含n型的阴极阱区102来代替阱区14，包含n型的阴极区103来代替漏极区15。另外，半导体装置101的低电位区12包含p型的阳极阱区104来代替体区16，包含p型的阳极区105来代替源极区17以及接触区19。半导体装置101的漂移区13形成于阴极阱区102(阴极区103)与阳极阱区104(阳极区105)之间的区域。
[0138]
半导体装置101不具有栅极绝缘膜40以及栅极电极41。阴极阱区102和阴极区103分别以与第一实施方式的阱区14和漏极区15一样的方式形成。阳极阱区104以与第一实施方式的体区16一样的方式形成。
[0139]
阳极区105形成于阳极阱区104的表层部。阳极区105具有超过阳极阱区104的p型杂质浓度的p型杂质浓度。阳极区105的p型杂质浓度可以为1.0
×
10
18
cm-3
以上且1.0
×
10
21
cm-3
以下。
[0140]
在本方式中，阳极区105从阳极阱区104的第一曲线部16c以及第二曲线部16d起隔开间隔地分别形成于第一直线部16a以及第二直线部16b(也一并参照图2)。即，阳极区105不形成于阳极阱区104的第一曲线部16c以及第二曲线部16d。阳极区105在俯视图中形成为沿着第一直线部16a以及第二直线部16b延伸的有端带状。
[0141]
由此，阳极区105在漂移区13中形成在第二方向y上与阴极区103对置且在与阴极区103之间沿着第二方向y的电流路径。在第一方向x上，阳极区105的长度优选小于阴极区103的长度。当然，阳极区105也可以形成为包围杂质区10的环状(具体而言为长圆环状)。
即，阳极区105也可以形成于阳极阱区104的第一曲线部16c以及第二曲线部16d。
[0142]
半导体装置101包含形成于漂移区13的表层部的降低表面电场区20。半导体装置101的降低表面电场区20以与第一实施方式的降低表面电场区20一样的方式形成。即，在本方式中，多个降低表面电场区20在漂移区13的表层部隔开间隔地形成。
[0143]
多个降低表面电场区20从漂移区13的底部向第一主面3侧隔开间隔地形成。具体而言，多个降低表面电场区20形成得比阴极阱区102浅，且形成得比阴极区103深。多个降低表面电场区20隔着漂移区13的一部分而与半导体基板6对置。
[0144]
多个降低表面电场区20在俯视图中在高电位区11以及低电位区12的对置方向上呈线状地延伸，并在该对置方向的正交方向上隔开间隔地呈条纹状地形成多个降低表面电场区20。由此，多个降低表面电场区20在俯视图中使漂移区13的一部分呈条纹状地从第一主面3露出。
[0145]
多个降低表面电场区20在漂移区13的表层部形成于阴极区103与阳极阱区104之间的区域。具体而言，多个降低表面电场区20形成于阴极阱区102与阳极阱区104之间的区域。在本方式中，降低表面电场区20具有与阴极阱区102连接的一端部以及与阳极阱区104连接的另一端部。由此，降低表面电场区20形成在阴极阱区102与阳极阱区104之间的区域连续地延伸的电流路径。
[0146]
多个降低表面电场区20从漂移区13的曲线部起隔开间隔地形成于漂移区13的直线部。即，多个降低表面电场区20不形成于阴极区103与阳极阱区104的第一曲线部16c(第二曲线部16d)之间的区域。多个降低表面电场区20形成于阴极区103与阳极阱区104的第一直线部16a(第二直线部16b)之间的区域。
[0147]
多个降低表面电场区20在漂移区13的表层部仅形成于由阴极区103和阳极区105夹着的区域。由此，降低表面电场区20形成在阴极区103与阳极区105之间的区域连续地延伸的电流路径。在阳极区105形成为包围杂质区10的环状的情况下，多个降低表面电场区20也可以形成于漂移区13的曲线部。多个降低表面电场区20的其他结构与第一实施方式的情况一样，因此，省略具体的说明。
[0148]
半导体装置101包含在漂移区13的表层部在彼此相邻的多个降低表面电场区20之间的区域分别划分出的多个漂移线区13a(漂移露出区域)。多个漂移线区13a的结构与第一实施方式的情况一样，因此，省略具体的说明。
[0149]
半导体装置101的第一布线层73a包含第一阴极布线106和第一阳极布线107来代替第一漏极布线76、第一源极布线77和第一栅极布线78。第一阴极布线106和第一阳极布线107分别以与第一实施方式的第一漏极布线76和第一源极布线77一样的方式形成。
[0150]
半导体装置101的第二布线层73b包含第二阴极布线108和第二阳极布线109来代替第二漏极布线82、第二源极布线83和第二栅极布线(未图示)。第二阴极布线108和第二阳极布线109分别以与第一实施方式的第二漏极布线82和第二源极布线83一样的方式形成。
[0151]
以上，根据半导体装置101，能够提供二极管来代替ldmisfet。即使在采用二极管来代替ldmisfet的情况下，也能够获得与对半导体装置1进行了描述的效果一样的效果。半导体装置101的二极管能够用作与misfet(例如第一实施方式的ldmisfet)、igbt(例如第二实施方式的igbt)等半导体开关器件逆并联连接的续流二极管。
[0152]
本发明的实施方式能够以其他方式实施。
[0153]
在上述各实施方式中，说明了形成由场电阻膜构成的场电极31的例子。但是，也可以形成电悬浮状态的场电极31。该情况下，可以形成呈同心圆状多次包围高电位区11的多个场电极31。该情况下可以去除内侧场电极36。
[0154]
在上述第三实施方式中，二极管可以形成于与第一实施方式的ldmisfet相同的半导体芯片2(第一主面3)。该情况下，在1个器件区8(ldmis区9)形成第一实施方式的ldmisfet，在其他器件区8形成第三实施方式的二极管。并且，该情况下，二极管可以作为续流二极管与ldmisfet逆并联连接。
[0155]
在所述第三实施方式中，二极管可以形成于与第二实施方式的igbt相同的半导体芯片2(第一主面3)。该情况下，在1个器件区8形成第二实施方式的igbt，在其他器件区8形成第三实施方式的二极管。并且，该情况下，二极管可以作为续流二极管与igbt逆并联连接。
[0156]
在上述各实施方式中，电阻性的场电极31可以用作检测流过高电位区11以及低电位区12之间的电流的电流监视器。例如根据场电极31的电压降、流过场电极31的电流来检测流过高电位区11与低电位区12之间的电流。根据该构造，能够通过场电极31使电场适当地分布，同时能够通过电流监视功能提高半导体装置1、91、101的便利性。
[0157]
在上述各实施方式中，可以采用各种半导体区的导电型反转的结构。即，p型的部分可以为n型，n型的部分可以为p型。
[0158]
在上述各实施方式中，对形成呈条纹状地延伸的多个降低表面电场区20的例子进行了说明。但是，也可以形成图12～图15所示的降低表面电场区20。
[0159]
图12是与图4对应的图，是用于对第一变形例的降低表面电场区20进行说明的立体剖视图。以下，对于与对半导体装置1进行了描述的构造对应的构造，标注相同的附图标记并省略说明。
[0160]
第一实施例的降低表面电场区20在俯视图中形成为具有多个十字的格子状。具体而言，降低表面电场区20包含多个第一区111及多个第二区112。多个第一区111在高电位区11以及低电位区12的对置方向(第二方向y)上呈条纹状地延伸。多个第二区112在所述对置方向的正交方向(第一方向x)上呈条纹状地延伸，与多个第一区111呈十字状分别交叉。
[0161]
在漂移区13的表层部通过降低表面电场区20划分出由该漂移区13的一部分构成的多个分割区113。多个分割区113对应于第一实施方式的漂移线区13a被多个第二区112分割为多个部分的构造。
[0162]
多个分割区113在俯视图中在第一方向x和第二方向y上隔开间隔地呈矩阵状排列。该例子中，多个分割区113在俯视图中分别形成为在第二方向y上延伸的带状。多个分割区113的平面形状是任意的，也可以形成为四边形状、圆形状、椭圆形状或长圆形状。
[0163]
以上，即使在形成有第一变形例的降低表面电场区20的情况下，也能够获得与对半导体装置1进行了描述的效果一样的效果。第一变形例的降低表面电场区20也能够应用于所述的第二～第三实施方式。
[0164]
图13是与图4对应的图，是用于对第二变形例的降低表面电场区20进行说明的立体剖视图。以下，对于与对半导体装置1进行了描述的构造对应的构造，标注相同的附图标记并省略说明。
[0165]
第二实施例的降低表面电场区20在俯视图中形成为具有多个t字的格子状。具体
而言，降低表面电场区20包含多个第一区111及多个第二区112。多个第一区111在高电位区11以及低电位区12的对置方向(第二方向y)上呈条纹状地延伸。多个第二区112在相邻的多个第一区111之间的区域在所述对置方向上隔开间隔地形成，将相邻的多个第一区111呈t字状分别连接。
[0166]
在漂移区13的表层部，通过降低表面电场区20划分出由该漂移区13的一部分构成的多个分割区113。多个分割区113对应于第一实施方式的漂移线区13a被多个第二区112分割为多个部分的构造。
[0167]
多个分割区113在俯视图中在第一方向x以及第二方向y上隔开间隔地呈交错状排列。该例子中，多个分割区113在俯视图中分别形成为在第二方向y上延伸的带状。多个分割区113的平面形状是任意的，也可以形成为四边形状、圆形状、椭圆形状或长圆形状。
[0168]
以上，即使在形成有第二变形例的降低表面电场区20的情况下，也能够获得与对半导体装置1进行了描述的效果一样的效果。第二变形例的降低表面电场区20也能够应用于所述第二～第三实施方式。
[0169]
图14是与图4对应的图，是用于对第三变形例的降低表面电场区20进行说明的立体剖视图。以下，对于与对半导体装置1进行了描述的构造对应的构造，标注相同的附图标记并省略说明。
[0170]
在第三变形例中，多个降低表面电场区20在俯视图中在高电位区11以及低电位区12的对置方向(第二方向y)以及该对置方向的正交方向(第一方向x)上隔开间隔地呈矩阵状形成。该例子中，多个降低表面电场区20在俯视图中分别形成为在第二方向y上延伸的带状。多个降低表面电场区20的平面形状是任意的，也可以形成为四边形状、圆形状、椭圆形状或长圆形状。
[0171]
在漂移区13的表层部，通过多个降低表面电场区20划分出由漂移区13的一部分构成的漂移线区13a。漂移线区13a被划分为具有多个十字的格子状。即，漂移线区13a包含形成十字的多个第一线区114和多个第二线区115。多个第一线区114在对置方向(第二方向y)上呈条纹状地延伸。多个第二线区115在正交方向(第一方向x)上呈条纹状地延伸，与多个第一线区114呈十字状分别交叉。
[0172]
以上，即使在形成有第三变形例的降低表面电场区20的情况下，也能够获得与对半导体装置1进行了描述的效果一样的效果。但是，在第三变形例中，多个降低表面电场区20隔着漂移区13的一部分而相互隔开间隔地形成，因此，在削减导通电阻ron方面，优选半导体装置1的构造。第三变形例的降低表面电场区20也能够应用于所述第二～第三实施方式。
[0173]
图15是与图4对应的图，是用于对第四变形例的降低表面电场区20进行说明的立体剖视图。以下，对于与对半导体装置1进行了描述的构造对应的构造，标注相同的附图标记并省略说明。
[0174]
在第四变形例中，多个降低表面电场区20在俯视图中在高电位区11以及低电位区12的对置方向(第二方向y)以及该对置方向的正交方向(第一方向x)上隔开间隔地呈交错状形成。该例子中，多个降低表面电场区20在俯视图中分别形成为在第二方向y上延伸的带状。多个降低表面电场区20的平面形状是任意的，也可以形成为四边形状、圆形状、椭圆形状或长圆形状。
[0175]
在漂移区13的表层部，通过多个降低表面电场区20划分出由漂移区13的一部分构成的漂移线区13a。漂移线区13a被划分为具有多个t字的格子状。即，漂移线区13a包含形成t字的多个第一线区114和多个第二线区115。多个第一线区114在所述对置方向(第二方向y)上呈条纹状地延伸。多个第二线区115在相邻的多个第一线区114之间的区域在所述对置方向上隔开间隔地形成，将相邻的多个第一线区114呈t字状分别连接。
[0176]
以上，即使在形成有第四变形例的降低表面电场区20的情况下，也能够获得与对半导体装置1进行了描述的效果一样的效果。但是，在第四变形例中，多个降低表面电场区20隔着漂移区13的一部分而相互隔开间隔地形成，因此，在削减导通电阻ron方面，优选半导体装置1的构造。第四变形例的降低表面电场区20也能够应用于所述第二～第三实施方式。
[0177]
上述的半导体装置1、91、101例如能够组装于驱动电动马达的逆变器电路所使用的功率模块中，所述电动马达用作汽车(包含电动汽车)、电车、工业用机器人、空气调节装置、空气压缩机、风扇、吸尘器、干燥机、冰箱等的动力源。另外，上述的半导体装置1、91、101也能够组装于太阳能电池、风力发电机及其他发电装置等的逆变器电路所使用的功率模块中。另外，上述的半导体装置1、91、101也能够组装于模拟控制电源、数字控制电源等所使用的电路模块中。
[0178]
以下表示从该说明书和附图中提取的特征的例子。以下的[a1]～[a19]和[b1]～[b20]提供能够抑制耐压降低的同时削减导通电阻的半导体装置。以下，括号内的字母数字表示上述实施方式中的对应构成要素等，但并不表示将各项目的范围限定于实施方式。
[0179]
[a1]一种半导体装置(1、91、101)，包含：半导体芯片(2)，其具有主面(3)；高电位区(11)，其形成于所述主面(3)的表层部；低电位区(12)，其从所述高电位区(11)起隔开间隔地形成于所述主面(3)的表层部；第一导电型的漂移区(13)(13)，其在所述主面(3)的表层部形成于所述高电位区(11)与所述低电位区(12)之间的区域；以及第一导电型的降低表面电场区(20)，其局部地形成于所述漂移区(13)的表层部使得在所述漂移区(13)中成为电流路径的区域的一部分从所述主面(3)露出，所述降低表面电场区(20)具有超过所述漂移区(13)的杂质浓度。根据该半导体装置(1、91、101)，能够在抑制耐压(vb)降低的同时削减导通电阻(ron)。
[0180]
[a2]根据a1所述的半导体装置(1、91、101)，其中，所述降低表面电场区(20)形成为在所述高电位区(11)以及所述低电位区(12)的对置方向上延伸的线状。
[0181]
[a3]根据a1或a2所述的半导体装置(1、91、101)，其中，在所述漂移区(13)的表层部隔开间隔地形成多个所述降低表面电场区(20)。
[0182]
[a4]根据a3所述的半导体装置(1、91、101)，其中，多个所述降低表面电场区(20)形成为在所述高电位区(11)以及所述低电位区(12)的对置方向上延伸的条纹状，并使所述漂移区(13)的一部分呈条纹状地从所述主面(3)露出。
[0183]
[a5]根据a1～a4中任一项所述的半导体装置(1、91、101)，其中，所述半导体装置还包含：场绝缘膜(21)，其在所述主面(3)之上覆盖所述漂移区(13)和所述降低表面电场区(20)；以及场电极(31)，其在所述场绝缘膜(21)之上呈线状地被引绕，并在俯视图中横穿所述降低表面电场区(20)。
[0184]
[a6]根据a5所述的半导体装置(1、91、101)，其中，所述场电极(31)在俯视图中多
次横穿所述降低表面电场区(20)。
[0185]
[a7]根据a5或a6所述的半导体装置(1、91、101)，其中，所述场电极(31)多次包围所述高电位区(11)。
[0186]
[a8]根据a5～a7中任一项所述的半导体装置(1、91、101)，其中，所述场电极(31)由与所述高电位区(11)及所述低电位区(12)电连接的场电阻膜构成。
[0187]
[a9]根据a1～a8中任一项所述的半导体装置(1)，其中，所述高电位区(11)包含：形成于所述主面(3)的表层部的第一导电型的漏极区(15)，所述低电位区(12)包含：形成于所述主面(3)的表层部的第二导电型的体区(16)、以及形成于所述体区(16)的表层部的第一导电型的源极区(17)，所述漂移区(13)在所述主面(3)的表层部形成于所述漏极区(15)与所述体区(16)之间的区域，所述降低表面电场区(20)在所述漂移区(13)的表层部形成于所述漏极区(15)与所述源极区(17)之间的区域。
[0188]
[a10]根据a9所述的半导体装置(1)，其中，所述降低表面电场区(20)与所述体区(16)连接。
[0189]
[a11]根据a9或a10所述的半导体装置(1)，其中，所述高电位区(11)包含：形成于所述主面(3)的表层部的第一导电型的阱区(14)、以及形成于所述阱区(14)的表层部的所述漏极区(15)，所述降低表面电场区(20)在所述漂移区(13)的表层部形成于所述阱区(14)与所述源极区(17)之间的区域。
[0190]
[a12]根据a11所述的半导体装置(1)，其中，所述降低表面电场区(20)与所述阱区(14)连接。
[0191]
[a13]根据a9～a12中任一项所述的半导体装置(1)，其中，所述降低表面电场区(20)在所述漂移区(13)中仅形成于由所述源极区(17)以及所述漂移区(13)夹着的区域。
[0192]
[a14]根据a9～a13中任一项所述的半导体装置(1)，其中，所述体区(16)包围所述漏极区(15)，所述源极区(17)在所述体区(16)的表层部形成为有端状。
[0193]
[a15]根据a9～a14中任一项所述的半导体装置(1)，其中，半导体装置还包含：沟道区(18)，其在所述体区(16)的表层部形成于所述漂移区(13)与所述源极区(17)之间；栅极绝缘膜(40)，其在所述主面(3)之上覆盖所述沟道区(18)；以及栅极电极(41)，其形成于所述栅极绝缘膜(40)之上。
[0194]
[a16]根据a15所述的半导体装置(1、91、101)，其中，所述栅极绝缘膜(40)覆盖所述漂移区(13)以及所述降低表面电场区(20)。
[0195]
[a17]一种半导体装置(1、91、101)，包含：半导体芯片(2)，其具有主面(3)；高电位区(11)和低电位区(12)，它们相互隔开间隔地形成于所述主面(3)的表层部；第一导电型的漂移区(13)，其在所述主面(3)的表层部形成于所述高电位区(11)与所述低电位区(12)之间的区域；第一导电型的降低表面电场区(20)，其在所述漂移区(13)的表层部形成为在所述高电位区(11)以及所述低电位区(12)的对置方向上延伸的线状，使得在所述漂移区(13)中成为电流路径的区域的一部分从所述主面(3)露出，所述降低表面电场区(20)具有超过所述漂移区(13)的杂质浓度；场绝缘膜(21)，其覆盖所述漂移区(13)和所述降低表面电场区(20)；以及场电极(31)，其形成于所述场绝缘膜(21)之上，并在俯视图中以与所述降低表面电场区(20)交叉的方式呈线状地被引绕。
[0196]
[a18]根据a17所述的半导体装置(1、91、101)，其中，所述场电极(31)由与所述高
电位区(11)以及所述低电位区(12)电连接的场电阻膜构成。
[0197]
[a19]根据a17或a18所述的半导体装置(1、91、101)，其中，所述场电极(31)在俯视图中与所述降低表面电场区(20)正交。
[0198]
[b1]一种半导体装置(101)，包含：半导体芯片(2)，其具有主面(3)；第一导电型的阴极区域(103)，其形成于所述主面(3)的表层部；第二导电型的阳极区域(105)，其从所述阴极区域(103)起隔开间隔地形成于所述主面(3)的表层部；第一导电型的漂移区(13)，其在所述主面(3)的表层部形成于所述阴极区域(103)与所述阳极区域(105)之间的区域；以及第一导电型的降低表面电场区(20)，其局部地形成于所述漂移区(13)的表层部，使得在所述漂移区(13)中成为电流路径的区域的一部分从所述主面(3)露出，所述降低表面电场区(20)具有超过所述漂移区(13)的杂质浓度。根据该半导体装置(101)，能够在抑制耐压(vb)降低的同时削减导通电阻(ron)。
[0199]
[b2]根据b1所述的半导体装置(101)，其中，对所述阴极区域(103)施加高电位，对所述阳极区域(105)施加低电位。
[0200]
[b3]根据b1或b2所述的半导体装置(101)，其中，所述漂移区(13)具有小于所述阴极区域(103)的杂质浓度。
[0201]
[b4]根据b1～b3中任一项所述的半导体装置(101)，其中，所述降低表面电场区(20)形成为在所述阴极区域(103)以及所述阳极区域(105)的对置方向上延伸的线状。
[0202]
[b5]根据b1～b4中任一项所述的半导体装置(101)，其中，在所述漂移区(13)的表层部隔开间隔地形成多个所述降低表面电场区(20)。
[0203]
[b6]根据b5所述的半导体装置(101)，其中，多个所述降低表面电场区(20)形成为在所述阴极区域(103)以及所述阳极区域(105)的对置方向上延伸的条纹状，并使所述漂移区(13)的一部分呈条纹状地从所述主面(3)露出。
[0204]
[b7]根据b6所述的半导体装置(101)，其中，多个所述降低表面电场区(20)在所述主面(3)划分在所述对置方向上呈条纹状地延伸的多个漂移露出区域(13a)。
[0205]
[b8]根据b1～b7中任一项所述的半导体装置(101)，其中，所述半导体装置还包含：场绝缘膜(21)，其在所述主面(3)之上覆盖所述漂移区(13)和所述降低表面电场区(20)；以及场电极(31)，其在所述场绝缘膜(21)之上呈线状地被引绕，并在俯视图中横穿所述降低表面电场区(20)。
[0206]
[b9]根据b8所述的半导体装置(101)，其中，所述场电极(31)在俯视图中多次横穿所述降低表面电场区(20)。
[0207]
[b10]根据b8或b9所述的半导体装置(101)，其中，所述场电极(31)多次包围所述阴极区域(103)。
[0208]
[b11]根据b8～b10中任一项所述的半导体装置(101)，其中，所述场电极(31)由与所述阴极区域(103)及所述阳极区域(105)电连接的场电阻膜构成。
[0209]
[b12]根据b1～b11中任一项所述的半导体装置(101)，其中，所述降低表面电场区(20)在所述漂移区(13)中仅形成于由所述阴极区域(103)和所述阳极区域(105)夹着的区域。
[0210]
[b13]根据b1～b12中任一项所述的半导体装置(101)，其中，所述半导体装置还包含：第一导电型的杂质区域(11)，其形成于所述主面(3)的表层部；第一导电型的阴极阱区
(102)，其形成于所述杂质区域(11)的表层部；以及第二导电型的阳极阱区(104)，其与所述杂质区域(11)相邻地形成于所述主面(3)的表层部，所述阴极区域(103)形成于所述阴极阱区(102)的表层部，所述阳极区域(105)形成于所述阳极阱区(104)的表层部，所述漂移区(13)形成于所述阴极阱区(102)与所述阳极阱区(104)之间的区域，所述降低表面电场区(20)在所述漂移区(13)的表层部形成于所述阴极阱区(102)与所述阳极阱区(104)之间的区域。
[0211]
[b14]根据b13所述的半导体装置(101)，其中，所述阴极区域(103)具有超过所述阴极阱区(102)的杂质浓度，所述阳极区域(105)具有超过所述阳极阱区(104)的杂质浓度。
[0212]
[b15]根据b13或b14所述的半导体装置(101)，其中，所述降低表面电场区(20)与所述阴极阱区(102)连接。
[0213]
[b16]根据b13～b15中任一项所述的半导体装置(101)，其中，所述降低表面电场区(20)与所述阳极阱区(104)连接。
[0214]
[b17]根据b13～b16中任一项所述的半导体装置(101)，其中，所述阳极阱区(104)包围所述杂质区域(11)，所述阳极区域(105)形成为沿着所述杂质区域(11)延伸的有端带状。
[0215]
[b18]一种半导体装置(101)，包含：半导体芯片(2)，其具有主面(3)；第一导电型的阴极区域(103)以及第二导电型的阳极区域(105)，它们相互隔开间隔地形成于所述主面(3)的表层部；第一导电型的漂移区(13)，其在所述主面(3)的表层部形成于所述阴极区域(103)与所述阳极区域(105)之间的区域；第一导电型的降低表面电场区(20)，其在所述漂移区(13)的表层部形成为在所述阴极区域(103)以及所述阳极区域(105)的对置方向上延伸的线状，使得所述漂移区(13)的一部分从所述主面(3)露出，所述降低表面电场区(20)具有超过所述漂移区(13)的杂质浓度；场绝缘膜(21)，其覆盖所述漂移区(13)以及所述降低表面电场区(20)；以及场电极(31)，其形成于所述场绝缘膜(21)之上，并在俯视图中以与所述降低表面电场区(20)交叉的方式呈线状地被引绕。
[0216]
[b19]根据b18所述的半导体装置(101)，其中，所述场电极(31)由与所述阴极区域(103)以及所述阳极区域(105)电连接的场电阻膜构成。
[0217]
[b20]根据b18或b19所述的半导体装置(101)，其中，所述场电极(31)在俯视图中与所述降低表面电场区(20)正交。
[0218]
对本发明的实施方式进行了详细说明，但这些只不过是为了明确本发明的技术内容而使用的具体例，本发明不应被解释为限定于这些具体例，本发明的范围由所附的权利要求书所限定。
[0219]
符号说明
[0220]
1 半导体装置
[0221]
2 半导体芯片
[0222]
3 第一主面
[0223]
11 高电位区
[0224]
12 低电位区
[0225]
13 漂移区
[0226]
14 阱区
[0227]
15 漏极区
[0228]
16 体区
[0229]
17 源极区
[0230]
18 沟道区
[0231]
20 降低表面电场区
[0232]
21 场绝缘膜
[0233]
31 场电极
[0234]
40 栅极绝缘膜
[0235]
41 栅极电极
[0236]
91 半导体装置
[0237]
101 半导体装置。