三维存储器及其制备方法、存储系统、电子设备与流程

1.本技术涉及半导体技术领域，更具体地，涉及三维存储器及其制备方法、存储系统、电子设备。


背景技术：

2.随着半导体制造工艺的不断提高，工艺特征尺寸越来越小，存储器件的储存密度越来越高。为了满足更高的存储密度需求，三维结构的存储器件被开发出来。三维存储器因其写入速度快，擦除操作简单，具有更高的储存密度等优势，获得了广泛的应用。
3.现有的三维存储器，包括沿着垂直方向形成的沟道结构。沟道结构的形成使得在单位面积的晶圆上可以成倍地提高存储密度，同时可以降低成本。虽然设置沟道结构可以提高存储密度，但这也使三维存储器的形成工艺越来越复杂，形成难度越来越高。例如，在目前的实际制备工艺中，沟道结构形成后，后续工艺往往又会破坏已形成的沟道结构，这一现象无疑增加了三维存储器的形成工艺及形成难度。


技术实现要素：

4.本技术提供了一种三维存储器的制备方法，该三维存储器的制备方法包括：在衬底上交替叠置绝缘层和牺牲层形成叠层结构，其中所述衬底沿所述叠置的方向依次包括靠近所述叠层结构的第一部分和远离所述叠层结构的第二部分；形成贯穿所述叠层结构并延伸至所述衬底的第一部分的沟道结构；去除所述衬底的第二部分；以及去除所述衬底的所述第一部分，并保留所述沟道结构位于所述第一部分的第一沟道部分部分。
5.在一个实施方式中，所述第一沟道部分沿所述叠置的方向的尺寸小于或等于所述第一部分沿所述叠置的方向的尺寸。
6.在一个实施方式中，交替叠置绝缘层和牺牲层形成叠层结构包括：在所述衬底上交替叠置阻隔层和停止层形成复合结构；以及在所述复合结构上交替叠置所述绝缘层和所述牺牲层形成所述叠层结构。
7.在一个实施方式中，形成贯穿所述叠层结构并延伸至所述衬底的第一部分的沟道结构包括：形成贯穿所述叠层结构、所述复合结构并延伸至所述第一部分的沟道孔；以及在所述沟道孔的内壁上依次形成阻挡层、电荷捕获层、隧穿层以及沟道层。
8.在一个实施方式中，通过第一刻蚀工艺去除所述第一部分，其中所述第一刻蚀工艺对所述第一部分的去除速率大于所述第一刻蚀工艺对所述阻挡层的去除速率。
9.在一个实施方式中，所述沟道结构包括位于所述阻隔层中的第一阻隔层的第二沟道部分，其中所述第一阻隔层与所述第一部分相邻，所述方法还包括：采用第二刻蚀工艺，去除所述阻隔层，并去除所述第一沟道部分和所述第二沟道部分中的所述阻挡层，其中所述第二刻蚀工艺对所述第一阻隔层和所述阻挡层的去除速率大于所述第二刻蚀工艺对所述电荷捕获层的去除速率。
10.在一个实施方式中，所述方法还包括：去除所述停止层中与所述第一阻隔层相邻
的第一停止层。
11.在一个实施方式中，所述沟道结构包括位于所述第一停止层的第三沟道部分，在去除所述第一停止层之后，所述方法还包括：去除所述第三沟道部分中的所述阻挡层；去除所述第一沟道部分、所述第二沟道部分以及所述第三沟道部分中的所述电荷捕获层和所述隧穿层，以暴露所述沟道层；以及形成覆盖所述沟道层的半导体层。
12.在一个实施方式中，在去除所述第三沟道部分中的所述阻挡层，以及所述第一沟道部分、所述第二沟道部分以及所述第三沟道部分中的所述电荷捕获层和所述隧穿层的步骤中，同时去除暴露的所述阻隔层。
13.在一个实施方式中，所述第一刻蚀工艺采用的刻蚀液包括氢氟酸和硝酸的混合溶液。
14.在一个实施方式中，采用化学机械研磨工艺去除所述第二部分。
15.在一个实施方式中，所述方法还包括：将所述牺牲层置换为栅极层。
16.本技术另一方面提供了一种三维存储器，包括：半导体层；叠层结构，位于所述半导体层上，且包括交替叠置的绝缘层和栅极层；沟道结构，贯穿所述叠层结构并延伸至所述半导体层，其中，所述沟道结构包括：位于所述半导体层中的第一子沟道结构，包括第一沟道层；以及位于所述叠层结构中的第二子沟道结构，包括与所述第一沟道层连接的第二沟道层、依序设置在所述第二沟道层外侧的隧穿层、电荷捕获层、以及阻挡层。
17.在一个实施方式中，所述三维存储器还包括：位于所述半导体层和所述叠层结构之间的停止层。
18.本技术另一方面提供了一种存储系统。所述存储系统包括控制器及上述三维存储器，所述控制器耦合至所述三维存储器，且用于控制所述三维存储器存储数据。
19.本技术另一方面提供了一种电子设备，包括上述存储系统。
20.在本技术的一个或多个实施方式中，依次去除衬底的第二部分和第一部分，有利于降低在去除衬底的过程中对沟道结构的破坏程度。
附图说明
21.通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本技术的其它特征、目的和优点将会变得更明显。其中：
22.图1是根据本技术的示例性实施方式的三维存储器的制备方法的流程图；以及
23.图2至图9是根据本技术的示例性实施方式的三维存储器的制备方法的工艺步骤图；
24.图10是根据本技术的一个实施方式的存储系统的结构示意图；以及
25.图11是根据本技术的一个实施方式的电子设备的结构示意图。
具体实施方式
26.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。
27.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特
征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本技术的教导的情况下，本技术中讨论的第一部分也可被称作第二部分，第一刻蚀工艺也可被称作第二刻蚀工艺，反之亦然。
28.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
29.本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。
30.本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。
31.除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过于形式化的意义来解释，除非本文明确地如此定义。
32.如在本文中所使用的，术语“层”指代包括具有高度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底并且顶侧相对远离衬底。层能够在整个下层结构或上层结构上延伸，或者能够具有小于下层结构或上层结构的范围。此外，层能够是均匀或不均匀连续结构的区域，其高度小于连续结构的高度。例如，层能够位于连续结构的顶表面和底表面处或者其之间的任何一组水平平面之间。层能够水平、垂直和/或沿着锥形表面延伸。衬底能够是层，能够在其中包括一个或多个层，和/或能够在其上、其之上和/或在其之下具有一个或多个层。层能够包含多个层。
33.图1是根据本技术的示例性实施方式的三维存储器的制备方法1000的流程图。
34.如图1所示，本技术提供的三维存储器的制备方法1000可包括：s1，在衬底上交替叠置绝缘层和牺牲层形成叠层结构，其中衬底沿叠置的方向依次包括第二部分和第一部分；s2，形成贯穿叠层结构并延伸至衬底的第一部分的沟道结构；s3，去除衬底的第二部分；以及s4，去除衬底的第一部分，并保留沟道结构位于第一部分的第一沟道部分。下面将详细描述步骤s1～s4。
35.如图2所示，可在衬底200上交替叠置绝缘层310和牺牲层320以形成叠层结构300。示例性地，在衬底200上形成叠层结构300可以通过一个或多个沉积工艺来实现。形成叠层结构300的沉积工艺包括但不限于原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)或其任何组合。应理解，绝缘层310和牺牲层320的数量和厚度不限于图2中所示的数量和厚度，在不背离本技术的构思的情况下，本领域技术人员可以根据需要设置任意数量和厚度的绝缘层310和牺牲层320。另外，绝缘层310和牺牲层320的材料可选择本领域中已知的合适材料。示例性地，绝缘层310和牺牲层320可以是两个具有不同材质的电介质层。绝
缘层310和牺牲层320的材质可具有不同的刻蚀选择比，以便于后续工艺中去除牺牲层320。示例性地，牺牲层320的材质可包括氮化物，绝缘层310的材质可包括氧化物。例如，绝缘层310可以是诸如氧化硅，牺牲层320可以是诸如氮化硅。
36.在本技术示例性实施方式中，衬底200沿叠置的方向y可依次包括第二部分220和第一部分210。示例性地，衬底200可例如是硅衬底。第一部分210可靠近叠层结构300，第二部分220可远离叠层结构300。第一部分210和第二部分220可以是一体式结构，即第一部分210和第二部分220之间无交界面。
37.如图2所示，可形成贯穿叠层结构300并延伸至衬底200的第一部分210的沟道结构400。沟道结构400的第一沟道部分400a可位于第一部分210。示例性地，第一沟道部分400a沿叠置的方向y的尺寸h1可小于或等于第一部分210沿叠置的方向y的尺寸h2，以使第一沟道部分400a位于第一部分210内，而没有穿过第一部分210。这样有利于在后续去除第二部分220的工艺中，减小对第一沟道部分400a的破坏。在本技术另一实施方式中，在形成叠层结构300之前，可在衬底200上交替叠置阻隔层110和停止层120以形成复合结构100(图2)。示例性地，阻隔层110可包括第一阻隔层111和第二阻隔层112。停止层120可包括第一停止层121和第二停止层122。示例性地，可在衬底200的一侧交替叠置第一阻隔层111、第一停止层121、第二阻隔层112以及第二停止层122以形成复合结构100。示例性地，阻隔层110和停止层120可以是两个具有不同材质的电介质层。阻隔层110和停止层120的材质可具有不同的刻蚀选择比，以便于在后续工艺中依次去除阻隔层110和停止层120。示例性地，阻隔层110的材质可包括氧化物(如氧化硅)，停止层120的材质可包括多晶硅。换言之，第一阻隔层111和第二阻隔层112的材质可包括氧化硅，第一停止层121和第二停止层122的材质可包括多晶硅。
38.在本技术的示例性实施方式中，衬底200可例如是硅衬底。衬底200的第一部分210可靠近复合结构100，衬底200的第二部分220可远离复合结构100。第一部分210和第二部分220可以是一体式结构，即第一部分和210第二部分220之间无交界面。
39.示例性地，可通过在硅衬底200上氧化生长第一阻隔层111。第一阻隔层111可以有效地减小后续工艺中形成的第一停止层121对衬底200的应力。示例性地，可通过诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合的薄膜沉积工艺在第一阻隔层111上形成第一停止层121。停止层120与阻隔层110具有较高的刻蚀选择比，可以确保在同一刻蚀/腐蚀工艺中去除阻隔层110时停止层120几乎不被去除，即停止层120可以作为阻隔层110的刻蚀停止层。应理解，阻隔层110和停止层120的数量和厚度不限于图2中所示的数量和厚度，在不背离本技术的构思的情况下，本领域技术人员可以根据需要设置任意数量和厚度的阻隔层110和停止层120。
40.如图2所示，可在复合结构100上交替叠置绝缘层310和牺牲层320以形成叠层结构300。示例性地，在复合结构100上形成叠层结构300可以通过一个或多个沉积工艺来实现。形成叠层结构300的沉积工艺包括但不限于原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)或其任何组合。应理解，绝缘层310和牺牲层320的数量和厚度不限于图2中所示的数量和厚度，在不背离本技术的构思的情况下，本领域技术人员可以根据需要设置任意数量和厚度的绝缘层310和牺牲层320。另外，绝缘层310和牺牲层320的材料可选择本领域中已知的合适材料。示例性地，绝缘层310和牺牲层320可以是两个具有不同材质的电介
质层。绝缘层310和牺牲层320的材质可具有不同的刻蚀选择比，以便于后续工艺中去除牺牲层320。示例性地，牺牲层320的材质可包括氮化物，绝缘层310的材质可包括氧化物。例如，绝缘层310可以是诸如氧化硅，牺牲层320可以是诸如氮化硅。
41.如图2所示，可形成贯穿叠层结构300、复合结构100并延伸至衬底200的第一部分210的沟道结构400。示例性地，沟道结构400可至少包括位于衬底200的第一部分210的第一沟道部分400a、位于第一阻隔层111的第二沟道部分400b以及位于第一停止层121的第三沟道部分400c。换言之，沟道结构400的第一沟道部分400a可位于衬底200的第一部分210。沟道结构400的第二沟道部分400b可位于第一阻隔层111。沟道结构400的第三沟道部分400c可位于第一停止层121。示例性地，第一沟道部分400a沿叠置的方向y的尺寸h1可小于或等于第一部分210沿叠置的方向y的尺寸h2，以使第一沟道部分400a位于第一部分210内，而没有穿过第一部分210。这样有利于在后续去除第二部分220的工艺中，减小对第一沟道部分400a的破坏。
42.示例性地，形成沟道结构400的工艺可包括：形成贯穿叠层结构300和复合结构100并延伸至第一部分210的沟道孔，并在沟道孔的内壁上依次形成阻挡层410、电荷捕获层420、隧穿层430以及沟道层440。
43.在本技术的示例性实施方式中，可通过如刻蚀工艺形成沟道孔。示例性地，可以图案化的刻蚀掩膜层(未示出)为掩蔽刻蚀叠层结构300、复合结构100以及衬底200的第一部分210。示例性地，可通过诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合的薄膜沉积工艺，在沟道孔的内壁上依次形成阻挡层410、电荷捕获层420、隧穿层430以及沟道层440。
44.示例性地，阻挡层410可形成于沟道孔的内壁的表面，用于阻隔存储于电荷捕获层420中的电荷(电子或者空穴)外流并在电荷捕获层420与叠层结构300之间提供电绝缘。可选地，阻挡层410的材料可包括氧化硅(sio2)。
45.电荷捕获层420可形成于阻挡层410的表面，用于通过注入一定数量的电荷以实现数据写入，并且通过保持电荷数量以保持存储状态。可选地，电荷捕获层420的材料可包括氮化硅(sin)。
46.隧穿层430可形成于电荷捕获层420的表面，用于通过对电荷的捕获或解捕获进行抑制以保持数据存储状态。可选地，隧穿层430的材料可包括氧化硅(sio2)。
47.阻挡层410、电荷捕获层420以及隧穿层430可被称为功能层。应理解的是，功能层可为制备完成后的三维存储器的存储结构，功能层的与各个栅极层(后续由牺牲层320置换形成)对应的部分可形成独立的存储单元。每个存储单元可由栅极层控制。在与栅极层对应的功能层中存入或释放电荷，以实现单个存储单元的功能。
48.沟道层440可形成于隧穿层430的表面，用于运输所需的电荷以形成多个存储单元之间的电路回路。可选地，沟道层440的材料可为掺杂的多晶硅。
49.在本技术的示例性实施方式中，可在沟道层440的远离衬底200的一端形成沟道插塞450。沟道插塞450的材料可选用导电材料，例如p型掺杂的多晶硅等。示例性地，可在沟道插塞450上形成位线触点600(图3)，用于将沟道插塞450电连接至后端工艺(beol)金属线。
50.在本技术的示例性实施方式中，还可进行栅极置换工艺。具体地，首先，可采用干法或湿法工艺去除牺牲层320，以形成牺牲间隙；然后，可采用诸如cvd、pvd、ald或其任何组
合薄膜沉积工艺，在牺牲间隙内填充导电材料，以形成栅极层330(图3)。栅极层330可用作向存储单元传输信号的导通电路的一部分。
51.在本技术的示例性实施方式中，可将图3形成的结构翻转180
°
，进而从衬底200的背部(远离沟道结构400的一侧)进行处理。示例性地，可去除衬底200的第二部分220以形成图4所示的结构，其中第二部分220可位于衬底200中远离沟道结构400的一侧。示例性地，可采用化学机械研磨工艺去除第二部分200。在去除第二部分200的过程中，可通过控制研磨时间来控制研磨深度，以保留衬底200的第一部分210，进而可减小该研磨工艺对第一沟道部分400a的破坏。本技术中，在去除第二部分220的过程中，可以实现第一部分210不被去除，这样有利于使沟道结构400的延伸至第一部分210中的第一沟道部分400a不被破坏。
52.在本技术的示例性实施方式中，可去除衬底200的第一部分210，并保留沟道结构400延伸至衬底200中的第一沟道部分400a，以形成图5所示的结构。示例性地，可通过第一刻蚀工艺去除第一部分210，其中第一刻蚀工艺对第一部分210的去除速率可大于第一刻蚀工艺对阻挡层410的去除速率。示例性地，第一刻蚀工艺可包括湿法刻蚀工艺。湿法刻蚀工艺采用的刻蚀液可包括氢氟酸和硝酸的混合溶液。在实际应用中，可以通过控制混合液中的氢氟酸和硝酸的比例、刻蚀液温度、添加活性剂等方法来控制所要刻蚀的速率、厚度等，以获得所需的刻蚀效果。第一部分210与第一阻隔层111可具有较高的刻蚀选择比，可以确保在同一刻蚀工艺中去除第一部分210时第一阻隔层111几乎不被去除。此外，第一部分210与阻挡层410可具有较高的刻蚀选择比，可以确保在同一刻蚀工艺中去除第一部分210时阻挡层410几乎不被去除。
53.在本技术中，去除第一部分210后，可对该三维存储器进行清洗和空转操作，以去除第一阻隔层111的表面残留的刻蚀液和清洗液。具体地，在采用湿法刻蚀去除第一部分210后，可以包括空转以去除刻蚀液、清洗、空转以去除清洗液等步骤。
54.在本技术的示例性实施方式中，可采用第二刻蚀工艺，去除与第一部分210相邻的阻隔层110(即第一阻隔层111)，以形成图6所示的结构。由于阻隔层110和阻挡层410可具有相同的材质，因此，在去除第一阻隔层111时，不可避免地会去除相应暴露的、沟道结构400中的阻挡层410，即不可避免地会去除第一沟道部分400a和第二沟道部分400b中的阻挡层410。但是，去除相应暴露的、沟道结构400中的阻挡层410并不会对本技术产生不利影响。示例性地，第二刻蚀工艺对第一阻隔层111和阻挡层410的去除速率可大于第二刻蚀工艺对电荷捕获层420的去除速率，进而有利于在同一刻蚀工艺中去除第一阻隔层111和阻挡层410时电荷捕获层420几乎不被去除。示例性地，第二刻蚀工艺可包括干法刻蚀工艺。具体地，可采用以四氟化碳cf4为主的刻蚀气体去除第一阻隔层111(如氧化硅)。例如，刻蚀气体可包括四氟化碳(cf4)、氧气(02)、氮气(n2)及氩气(ar)等。具体地，电源通过在反应室中的电极创造了一个射频电场。能量场将混合刻蚀气体激发或等离子体状态。在激发状态，氟刻蚀氧化硅，并将其转化为挥发性成分由真空系统排出。
55.在本技术的示例性实施方式中，还可去除停止层120。示例性地，在去除第一阻隔层111后，还可去除与第一阻隔层111相邻的第一停止层121，以形成图7所示的结构。由于停止层120与阻隔层110具有较高的刻蚀选择比，因此，在同一刻蚀工艺中去除第一停止层121时第二阻隔层112几乎不被去除。在本技术中，通过依次去除衬底200的第一部分210、第一阻隔层111以及第一停止层121等多层结构，可以为后续形成的覆盖沟道层440的半导体层
提供充足的空间，以使半导体层与沟道层440更好地接触，进而可实现通过半导体层将沟道层440中的电流引出。应理解，本技术并未具体限定复合结构100中阻隔层110和停止层120的数量。本技术仅示例性地介绍了去除第一阻隔层111和第一停止层121，在实际工艺中，可根据实际需求，选择性地去除一层或多层阻隔层以及一层或多层停止层。去除工艺可根据需要确定，也可根据本技术所记载的工艺依次去除阻隔层和停止层。
56.示例性地，可采用湿法刻蚀或干法刻蚀等任意合适的刻蚀工艺去除第一停止层121(如多晶硅)。例如，可采用干法刻蚀工艺。在该工艺中，为了提高对多晶硅的刻蚀选择性，避免对第二阻隔层112(如氧化硅)的损伤，可选择包括三氟化氮(nf3)、二氟甲烷(ch2f2)、三氟甲烷(chf3)和六氟丁二烯(c4f6)中的任意一种或多种刻蚀气体的组合。此外，在干法刻蚀时，还可在刻蚀气体中掺入甲烷(ch4)、o2等保护性气体或者ar等稀释性气体。上述刻蚀气体经过源射频功率源和偏压射频功率源同步脉冲而产生等离子体，这些等离子体包括电子、离子和活性自由基以实现对多晶硅的刻蚀，当源射频功率源和偏压射频功率源同时关闭时，源射频功率源也不会产生等离子体，进而也不会继续解离形成冗余自由基，进而避免了该自由基对多晶硅的刻蚀，从而有效缓解了多晶硅层的多余解离，保证了刻蚀后侧壁多晶硅层的厚度。
57.在本技术的示例性实施方式中，在去除第一停止层121之后，可依次去除相应暴露的阻挡层410、电荷捕获层420和隧穿层430，以暴露沟道层440，进而形成图8所示的结构。示例性地，在去除第一停止层121之后，可依次去除第三沟道部分400c中的阻挡层410；以及第一沟道部分400a、第二沟道部分400b以及第三沟道部分400c中的电荷捕获层420和隧穿层430，以暴露沟道层440，进而形成图8所示的结构。示例性地，可采用湿法刻蚀或干法刻蚀等任意合适的刻蚀工艺去除相应暴露的阻挡层410、电荷捕获层420和隧穿层430。在去除第一停止层121之后，第二阻隔层112相应的被暴露。由于阻挡层410和隧穿层430的材质可与第二阻隔层112材质相同，均可为氧化硅。因此，在去除阻挡层410和隧穿层430时，不可避免地将会同时去除暴露的第二阻隔层112。示例性地，可采用干法刻蚀工艺去除暴露的阻挡层410(如氧化硅)、电荷捕获层420(如氮化硅)、隧穿层430(如氧化硅)以及第二阻隔层112(如氧化硅)。在该工艺中，可选择对氧化硅和氮化硅与多晶硅的选择比比较高的刻蚀气体进行干法化学刻蚀，从而既可以实现对氧化硅和氮化硅的快速刻蚀，又可以减小对第二停止层122(多晶硅)的损伤。
58.在本技术的示例性实施方式中，如图8所示，在去除暴露的阻挡层410、电荷捕获层420、隧穿层430以及第二阻隔层112，部分沟道层440将会被暴露。示例性地，在形成图8所示的结构后，可形成覆盖沟道层440的半导体层500(图9)。示例性地，可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺沉积形成半导体层500。半导体层500覆盖沟道层440，可以使半导体层与沟道层440接触，进而可实现通过半导体层500将沟道层440中的电流引出。
59.本技术另一方面提供了一种三维存储器。图9示出的根据本技术的示例性实施方式的三维存储器的结构示意图。
60.如图9所示，三维存储器可包括半导体层500、叠层结构300以及沟道结构400。
61.在本技术示例性实施方式中，叠层结构300可位于半导体层500上，即叠层结构300可位于半导体层500的表面。在另一实施方式中，三维存储器还可包括位于半导体层300和叠层结构300之间的复合结构，此时，叠层结构300可位于复合结构的表面。示例性地，复合
结构包括交替叠置的阻隔层和停止层。在另一实施方式中，复合结构也可仅包括一层阻隔层或停止层。
62.在本技术示例性实施方式中，叠层结构300包括交替叠置的绝缘层310和栅极层330。应理解，绝缘层310和栅极层330的数量和厚度不限于图9中所示的数量和厚度，在不背离本技术的构思的情况下，本领域技术人员可以根据需要设置任意数量和厚度的绝缘层310和栅极层330。另外，绝缘层310和栅极层330的材料可选择本领域中已知的合适材料。示例性地，栅极层330的材质可包括导电材料，绝缘层310的材质可包括氧化物。例如，绝缘层310可以是诸如氧化硅，栅极层330可以是诸如金属钨。
63.在本技术示例性实施方式中，沟道结构400可贯穿叠层结构300并延伸至半导体层500。示例性地，沟道结构400可包括位于半导体层500中的第一子沟道结构和位于叠层结构300中的第二子沟道结构。第一子沟道结构可包括第一沟道层440a。第二子沟道结构可包括与第一沟道层440a连接的第二沟道层440b、依序设置在第二沟道层440b外侧的隧穿层430、电荷捕获层420以及阻挡层410。第一沟道层440a和第二沟道层440b可共同构成沟道层440。
64.示例性地，阻挡层410可用于阻隔存储于电荷捕获层420中的电荷(电子或者空穴)外流并在电荷捕获层420与叠层结构300之间提供电绝缘。可选地，阻挡层410的材料可包括氧化硅(sio2)。电荷捕获层420可位于阻挡层410的表面，用于通过注入一定数量的电荷以实现数据写入，并且通过保持电荷数量以保持存储状态。可选地，电荷捕获层420的材料可包括氮化硅(sin)。隧穿层430可位于电荷捕获层420的表面，用于通过对电荷的捕获或解捕获进行抑制以保持数据存储状态。可选地，隧穿层430的材料可包括氧化硅(sio2)。
65.阻挡层410、电荷捕获层420以及隧穿层430可被称为功能层。应理解的是，功能层可为三维存储器的存储结构，功能层的与各个栅极层330对应的部分可形成独立的存储单元。每个存储单元可由栅极层330控制。在与栅极层330对应的功能层中存入或释放电荷，以实现单个存储单元的功能。示例性地，栅极层330可用作向存储单元传输信号的导通电路的一部分。
66.沟道层440可位于隧穿层430的表面，用于运输所需的电荷以形成多个存储单元之间的电路回路。可选地，沟道层440的材料可为掺杂的多晶硅。
67.在本技术的示例性实施方式中，三维存储器还可包括位于沟道层440的远离半导体层500的一端的沟道插塞450。沟道插塞450的材料可选用导电材料，例如p型掺杂的多晶硅等。示例性地，三维存储器还可包括位于沟道插塞450上的位线触点600，用于将沟道插塞450电连接至后端工艺(beol)金属线。
68.半导体层500可覆盖沟道层440，可以使半导体层500与沟道层440接触，进而可实现通过半导体层500将沟道层440中的电流引出。
69.由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容在此不再赘述。
70.尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。另外，所举例的各层及其材料仅仅是示例性的。
71.图10是根据本技术一个实施方式的存储系统2000的结构示意图。
72.如图10所示，本技术至少一个实施方式还提供了一种存储系统2000。存储系统
2000可包括存储器2100和控制器2200。存储器2100可与上文中任意实施方式的所描述的存储器相同，本技术对此不再赘述。存储系统2000可以是二维存储系统或者三维存储系统，下面以三维存储系统为例进行说明。
73.三维存储系统2000可包括三维存储器2100、控制器2200和主机2300。三维存储器2100可与上文中任意实施方式的所描述的三维存储器相同，本技术对此不再赘述。控制器2200可通过通道ch控制三维存储器2100，并且三维存储器2100可响应于来自主机2300的请求基于控制器2200的控制而执行操作。三维存储器2100可通过通道ch从控制器2300接收命令cmd和地址addr并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器2100可对由地址选择的区域执行与命令相对应的内部操作。
74.在一些实施方式中，三维存储系统可被实施为诸如通用闪存存储(ufs)装置，固态硬盘(ssd)，mmc、emmc、rs-mmc和微型mmc形式的多媒体卡，sd、迷你sd和微型sd形式的安全数字卡，个人计算机存储卡国际协会(pcmcia)卡类型的存储装置，外围组件互连(pci)类型的存储装置，高速pci(pci-e)类型的存储装置，紧凑型闪存(cf)卡，智能媒体卡或者记忆棒等。
75.图11是本技术实施方式提供的电子设备3000的结构示意图。
76.如图11所示，本技术至少一个实施方式还提供了一种电子设备3000。电子设备3000包括存储器3100。存储器3100可与上文中任意实施方式的所描述的存储器相同，本技术对此不再赘述。电子设备3000可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源等带有存储功能的设备。因而，可根据电子设备3000的具体设备类型确定电子设备3000的其他模块，例如控制器。其他模块可通过诸如通道等控制三维存储器3100，并且三维存储器3100可通过诸如通道等从其他模块接收命令cmd和地址addr，并且访问响应于该地址而从存储单元阵列中选择的区域。本技术对此不做限定。
77.本技术提供外围电路、存储器、存储系统和电子设备，由于设置了本技术提供的金属互连结构，因而具有与所述金属互连结构相同的有益效果，在此不做赘述。
78.以上描述仅为本技术的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。