半导体结构及其形成方法与流程

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

1、集成电路中特征尺寸的减小已经成为日益增长的半导体工业背后的驱动力。越来越小的特征尺寸实现了功能单元在半导体芯片基板上的高密度和高集成度。例如，减小晶体管尺寸允许在芯片上包含更多数量的存储或逻辑器件，从而制造出具有更大容量的产品。但对于随着更大容量产品的技术需求，对优化每一个器件的性能对需求变得日益显著。

2、在半导体制造工艺中，在衬底上形成半导体器件后，需要使用多个金属层将各半导体器件连接在一起以形成电路，金属层包括互连线和形成于接触孔内的接触孔插塞(contact，ct)，接触孔内的接触孔插塞连接半导体器件，互连线将不同半导体器件上的接触孔插塞连接起来形成电路。

3、为了简化工艺流程，金属栅极与源极(或漏极)共用一个接触插塞，该接触插塞称为共享插塞(shared contact，sc)。

4、目前，基于共享插塞的半导体器件的性能有待提高。

技术实现思路

1、本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于提高半导体器件的性能。

2、为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，包括器件区；晶体管结构，位于所述器件区中，包括位于所述基底上的栅极结构、以及位于所述栅极结构两侧的基底内的源漏掺杂层；第一介质层，位于所述栅极结构露出的基底上，所述第一介质层覆盖所述栅极结构顶部；底部源漏插塞，位于所述源漏掺杂层顶部的第一介质层内，所述底部源漏插塞与所述源漏掺杂层电连接；第二介质层，覆盖所述第一介质层和所述底部源漏插塞；栅极插塞，贯穿所述栅极结构顶部的所述第一介质层和第二介质层，所述栅极插塞与所述栅极结构电连接；共享插塞，位于所述第二介质层中，所述共享插塞与待连接的所述底部源漏插塞和栅极插塞相连并电连接；隔离层，覆盖所述共享插塞、以及与所述共享插塞相连的栅极插塞的顶部；金属互连层，覆盖所述第二介质层、栅极插塞和隔离层。

3、相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括器件区，所述器件区中形成有晶体管结构，所述晶体管结构包括形成于所述基底上的栅极结构、以及形成于所述栅极结构两侧的基底内的源漏掺杂层，所述栅极结构露出的基底上形成有第一介质层，所述第一介质层覆盖所述栅极结构顶部，所述源漏掺杂层顶部的第一介质层内形成有底部源漏插塞，所述底部源漏插塞与所述源漏掺杂层电连接；形成覆盖所述第一介质层和所述底部源漏插塞的第二介质层；形成贯穿所述栅极结构顶部的所述第一介质层和第二介质层的栅极插塞，所述栅极插塞与所述栅极结构电连接；在所述第二介质层内形成共享插塞，所述共享插塞与待互连的所述底部源漏插塞和栅极插塞相连并电连接；形成覆盖所述共享插塞、以及与所述共享插塞相连的栅极插塞顶部的隔离层；在所述第二介质层、栅极插塞和隔离层上形成金属互连层。

4、与现有技术相比，本发明实施例的技术方案具有以下优点：

5、本发明实施例提供的半导体结构，底部源漏插塞位于所述源漏掺杂层顶部的第一介质层内，从而在形成贯穿所述底部源漏插塞上第二介质层的共享插塞的过程中，所述源漏掺杂层在底部源漏插塞的保护作用下不易受损伤(例如，形成共享插塞的过程通常包括对所述第二介质层进行刻蚀的过程，所述底部源漏插塞的耐刻蚀能力较高，因此能够保护所述源漏掺杂层，减小了对所述源漏掺杂层误刻蚀的概率)；此外，隔离层覆盖所述共享插塞、以及与所述共享插塞相连的栅极插塞的顶部，所述隔离层将所述金属互连层和共享插塞、以及与所述共享插塞相连的栅极插塞隔离，相应地，减小了金属互连层、共享插塞、以及与所述共享插塞相连的栅极插塞之间短路的概率，进而提高了半导体器件的性能。

6、本发明实施例提供的半导体结构的形成方法中，所述源漏掺杂层顶部的第一介质层内形成有底部源漏插塞，从而有利于后续形成贯穿所述底部源漏插塞上的所述第二介质层的共享插塞的过程中，所述底部源漏插塞对所述源漏掺杂层保护，(例如，对所述第二介质层进行刻蚀的过程，所述底部源漏插塞的耐刻蚀能力较高，因此能够保护所述源漏掺杂层，减小了对所述源漏掺杂层误刻蚀的概率)；此外，形成覆盖所述共享插塞、以及与所述共享插塞相连的栅极插塞顶部的隔离层，在所述隔离层上形成金属互连层，从而所述隔离层将所述金属互连层、共享插塞、以及与所述共享插塞相连的栅极插塞隔离，相应地，减小了金属互连层、共享插塞、以及与所述共享插塞相连的栅极插塞之间短路的概率，进而提高了半导体器件的性能。

技术特征：

1.一种半导体结构，其特征在于，包括：

2.如权利要求1所述的半导体结构，其特征在于，所述隔离层包括第一隔离层和位于所述第一隔离层顶部的第二隔离层，所述第二隔离层的材料为含金属材料，所述第一隔离层的材料为绝缘材料。

3.如权利要求2所述的半导体结构，其特征在于，所述基底还包括电阻区；

4.如权利要求2所述的半导体结构，其特征在于，所述第二隔离层的材料包括：

5.如权利要求2所述的半导体结构，其特征在于，所述第一隔离层的材料包括：

6.如权利要求1所述的半导体结构，其特征在于，所述隔离层的材料为绝缘材料。

7.如权利要求1所述的半导体结构，其特征在于，所述共享插塞包括纵向部分和横向部分，所述纵向部分贯穿待连接所述栅极插塞的底部源漏插塞顶部的第二介质层、且与所述底部源漏插塞电连接，所述横向部分位于所述纵向部分和待互连的栅极插塞之间，所述横向部分的两端分别与所述纵向部分和栅极插塞相连。

8.如权利要求7所述的半导体结构，其特征在于，所述半导体结构还包括：顶部源漏插塞，贯穿所述底部源漏插塞顶部的第二介质层，并与相对应的所述底部源漏插塞电连接，其中，位于待连接所述栅极插塞的底部源漏插塞顶部的顶部源漏插塞作为所述纵向部分。

9.如权利要求7所述的半导体结构，其特征在于，所述半导体结构包括：第一刻蚀停止层，位于所述第一介质层和第二介质层之间；

10.如权利要求1～8中任一项所述的半导体结构，其特征在于，所述隔离层的顶面至所述共享插塞以及与所述共享插塞相连的栅极插塞隔离顶面的距离为50埃至200埃。

11.如权利要求1～8中任一项所述的半导体结构，其特征在于，所述底部源漏插塞的材料包括：钴或钨；

12.如权利要求1～8中任一项所述的半导体结构，其特征在于，所述晶体管结构包括sram器件，且所述sram器件包括上拉晶体管，所述基底包括用于形成所述上拉晶体管的上拉晶体管区；

13.一种半导体结构的形成方法，其特征在于，包括：

14.如权利要求13所述的半导体结构的形成方法，其特征在于，形成贯穿所述栅极结构顶部的所述第一介质层和第二介质层的栅极插塞的步骤包括：形成贯穿所述第一介质层和第二介质层的栅极接触孔，所述栅极接触孔暴露出所述栅极结构顶面；

15.如权利要求13所述的半导体结构的形成方法，其特征在于，在所述第二介质层内形成共享插塞的步骤包括：在待连接所述栅极插塞的底部源漏插塞顶部的所述第二介质层内形成第一开口，所述第一开口底部暴露所述底部源漏插塞顶部；在所述第一开口和所述栅极插塞之间的第二介质层内形成暴露所述栅极插塞侧壁的第二开口，所述第一开口与所述第二开口相通以构成共享开口；

16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在剩余的所述底部源漏插塞顶部的第二介质层内形成顶部源漏插塞，所述顶部源漏插塞与相对应的所述底部源漏插塞电连接；

17.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述第二开口的步骤包括：形成覆盖所述栅极插塞和第二介质层的遮挡层，所述遮挡层还填充于所述第一开口内；图形化所述遮挡层，形成掩膜开口，所述掩膜开口位于所述第一开口和栅极插塞之间的第二介质层上方；刻蚀所述掩膜开口底部的所述第一介质层，形成第二开口；

18.如权利要求15所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述第二介质层，形成所述第一开口和第二开口。

19.如权利要求15所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成所述底部源漏插塞后，形成覆盖所述第一介质层和所述底部源漏插塞的第二介质层前，在所述第一介质层上形成第一刻蚀停止层；

20.如权利要求13所述的半导体结构的形成方法，其特征在于，形成覆盖所述共享插塞顶部的隔离层的步骤包括：在所述第二介质层上形成第二刻蚀停止层，所述第二刻蚀停止层的材料为绝缘材料；在所述第二刻蚀停止层上形成图形化的第二隔离层，所述第二隔离层的材料为含金属材料，所述第二隔离层位于所述共享插塞、以及与所述共享插塞相连的栅极插塞顶部上方，且位于所述第二隔离层正下方的所述第二刻蚀停止层作为第一隔离层，所述第一隔离层和所述第二隔离层构成所述隔离层。

21.如权利要求20所述的半导体结构的形成方法，其特征在于，所述基底还包括电阻区；

22.如权利要求20所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在所述第二介质层、栅极插塞和隔离层上形成金属互连层前，在所述第二刻蚀停止层和所述隔离层上形成第三介质层；

23.如权利要求22所述的半导体结构的形成方法，其特征在于，所述半导体的结构的形成方法还包括：形成第三介质层前，在所述第二刻蚀停止层和所述隔离层上形成第三刻蚀停止层；

24.如权利要求13～23中任一项所述的半导体结构的形成方法，其特征在于，所述晶体管结构包括sram器件，且所述sram器件包括上拉晶体管，所述基底包括用于形成所述上拉晶体管的上拉晶体管区；

技术总结
一种半导体结构及其形成方法，半导体结构包括：基底，包括器件区；晶体管结构，位于所述器件区中，包括位于基底上的栅极结构、以及位于栅极结构两侧的基底内的源漏掺杂层；第一介质层，位于栅极结构露出的基底上，第一介质层覆盖栅极结构顶部；底部源漏插塞，位于源漏掺杂层顶部的第一介质层内，底部源漏插塞与源漏掺杂层电连接；第二介质层，覆盖第一介质层和底部源漏插塞；栅极插塞，贯穿栅极结构顶部的第一介质层和第二介质层，栅极插塞与栅极结构电连接；共享插塞，位于第二介质层中，共享插塞与待连接的底部源漏插塞和栅极插塞相连并电连接。本发明实施例有利于提高半导体器件的性能。

技术研发人员：陈卓凡
受保护的技术使用者：中芯国际集成电路制造（上海）有限公司
技术研发日：
技术公布日：2024/1/15