1.本发明涉及半导体制造领域，具体为一种改善逻辑产品外延纵向电阻率分布的工艺。
背景技术：
2.12寸逻辑外延产品工艺为在轻掺硼衬底上生长一层轻掺硼的外延层，外延层与衬底的电阻率一致。假如外延层到衬底之间的电阻率分布存在较大变化率，则会在该区域产生势垒，导致漏电流的产生甚至是击穿失效，从而造成器件失效，良率和经济损失。这就要求严格控制电阻率的纵向分布。
技术实现要素：
3.本发明提供了一种改善逻辑产品外延纵向电阻率分布的工艺。
4.一种改善逻辑产品外延纵向电阻率分布的工艺，通过控制外延前清洗到外延工艺的等待时间，降低在清洗后由于等待导致n型杂质在晶圆表面的累积，避免n型杂质提供的电子会与掺杂p型元素提供的空穴发生复合，导致在外延初期的载流子浓度降低，电阻率增高，从而在过渡区出现电阻率鼓包，从而改善外延层纵向电阻率分布。
5.优选的，控制等待时间为4小时。
6.优选的，外延前清洗工艺是使用氢氟酸和臭氧对硅片表面进行处理。
7.优选的，所述工艺针对14-28nm产品。
8.与现有技术相比，本发明的有益效果是：控制外延前清洗到外延工艺的等待时间，从而减少异型杂质，从而改善外延层纵向电阻率分布。
具体实施方式
9.下面对本发明实施例中的技术方案进行清楚、完整地描述。
10.一种改善逻辑产品外延纵向电阻率分布的工艺，控制外延前清洗到外延工艺的等待时间。原始条件并未控制等待时间，控制等待时间为4小时。外延前清洗工艺是使用氢氟酸和臭氧对硅片表面进行处理。
11.硅片静置时间过长会在硅片表面累积极少量n型号杂质，杂质来源于环境或工装夹具。这些n型杂质提供的电子会与掺杂p型元素提供的空穴发生复合，导致在外延初期的载流子浓度降低，电阻率增高，从而在过渡区出现电阻率鼓包。通过严格控制外延前清洗后的等待时间，降低在清洗后由于等待导致n型杂质在晶圆表面的累积，从而改善外延层纵向电阻率分布。
12.本方法可以降低n型杂质在硅片表面的累计，改善纵向电阻率分布，提升产品质量，从而满足更高工艺的14-28nm工艺需求。同时明确的控制计划也便于产线合理高效的安排生产计划，提高生产效率。
13.以上显示和描述了本发明的基本原理和主要特征和本发明的优点,对于本领域技
术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。
14.此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包括一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
技术特征：
1.改善逻辑产品外延纵向电阻率分布的工艺，其特征在于：通过控制外延前清洗到外延工艺的等待时间，降低在清洗后由于等待导致n型杂质在晶圆表面的累积，避免n型杂质提供的电子会与掺杂p型元素提供的空穴发生复合，导致在外延初期的载流子浓度降低，电阻率增高，从而在过渡区出现电阻率鼓包，从而改善外延层纵向电阻率分布。2.根据权利要求1所述的改善逻辑产品外延纵向电阻率分布的工艺，其特征在于：控制等待时间为4小时。3.根据权利要求1所述的改善逻辑产品外延纵向电阻率分布的工艺，其特征在于：外延前清洗工艺是使用氢氟酸和臭氧对硅片表面进行处理。4.根据权利要求1所述的改善逻辑产品外延纵向电阻率分布的工艺，其特征在于：所述工艺针对14-28nm产品。
技术总结
本发明公开了一种改善逻辑产品外延纵向电阻率分布的工艺，通过控制外延前清洗到外延工艺的等待时间，降低在清洗后由于等待导致N型杂质在晶圆表面的累积，避免N型杂质提供的电子会与掺杂P型元素提供的空穴发生复合，导致在外延初期的载流子浓度降低，电阻率增高，从而在过渡区出现电阻率鼓包，从而改善外延层纵向电阻率分布。本发明控制外延前清洗到外延工艺的等待时间，从而减少异型杂质，从而改善外延层纵向电阻率分布。外延层纵向电阻率分布。
技术研发人员：蔡闯 杜金生 张坤 张强 潘焱
受保护的技术使用者：中环领先半导体材料有限公司
技术研发日：2022.06.20
技术公布日：2022/10/17