硬掩模结构及其应用于半导体结构的制备方法与流程

本公开涉及一种硬掩模结构，尤其涉及一种硬掩模结构及其应用于半导体结构的制备方法。

背景技术：

1、硬掩模结构被广泛用于形成半导体结构。半导体结构中的图案特征及线的摆动(wiggling)是不希望发生的，特别是对于半导体结构的特征尺寸缩小到100纳米以下的规模。因此，为了获得良好的特征及线条图案，需要解决摆动的问题。

2、上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本发明的任一部分。

技术实现思路

1、本公开的一个实施例提供一种硬掩模结构。该硬掩模结构包括一第一可灰化硬掩模层、一第一抗反射涂层、以及一第二可灰化硬掩模层。该第一抗反射涂层设置在该第一可灰化硬掩模层上。该第二可灰化硬掩模层设置在该第一抗反射涂层上。该第一可灰化硬掩模层的一模数大于该第二可灰化硬掩模层的一模数。

2、本公开的另一个实施例提供一种半导体结构的制备方法。该制备方法包括：在一基底上形成一导电层，并在该导电层上形成一第一可灰化硬掩模层。该制备方法还包括在该第一可灰化硬掩模层上形成一第一抗反射涂层，并在该第一抗反射涂层上形成一第二可灰化硬掩模层，其中该第一可灰化硬掩模层的一模数大于该第二可灰化硬掩模层的一模数。该制备方法还包括蚀刻该第一可灰化硬掩模层、该第一抗反射涂层和该第二可灰化硬掩模层，以将该第一图案至少转移到该第一可灰化硬掩模层。该制备方法还包括根据该第一可灰化硬掩模层蚀刻该导电层，以形成一图案化导电层。

3、本公开的另一个实施例提供一种半导体结构的制备方法。该制备方法包括在一基底上形成一导电层以及在该导电层上形成一硬掩模结构。形成该硬掩模结构的操作包括：在该导电层上形成一第一可灰化硬掩模层，该第一可灰化硬掩模层具有大于约130gpa(109帕)的一模数(modulus)。形成该硬掩模结构的操作还包括在该第一可灰化硬掩模层上形成一第一抗反射涂层。该制备方法还包括根据该硬掩模结构去除该导电层的一部分，以形成一图案化导电层。

4、该硬掩模结构的底部可灰化硬掩模层具有相对较高的模数，可以在底下的导电层的蚀刻操作中提供良好的蚀刻选择性，因此使预定的图案可以更准确地转移到有图案的导电层。此外，具有相对较低的压缩应力的底部可灰化硬掩模层还可以减少图案化导电层的摆动问题。此外，图案化的导电层可以作为位元线。随着位元线的弯曲和/或摆动问题得到缓解或防止，位元线的形状和位置可以更加准确和精确，位元线和相邻接触结构之间的接触面积可以增加，电阻可以减少，信号传输率可以增加，电气性能可以改善。

5、上文已相当广泛地概述本公开的技术特征及优点，以使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离随附的权利要求所界定的本公开的精神和范围。

技术特征：

1.一种硬掩模结构，包括：

2.如权利要求1所述的硬掩模结构，其中该第一可灰化硬掩模层的该模数大于130gpa。

3.如权利要求1所述的硬掩模结构，其中该第一可灰化硬掩模层的一厚度大于该第二可灰化硬掩模层的一厚度。

4.如权利要求1所述的硬掩模结构，其中该第一抗反射涂层包括：

5.如权利要求4所述的硬掩模结构，其中该第一抗反射层是一富氧氮氧化硅层，而该第二抗反射层是一富硅氮氧化硅层。

6.如权利要求5所述的硬掩模结构，其中该第二抗反射层的一厚度小于该第一抗反射层的一厚度。

7.如权利要求1所述的硬掩模结构，还包括：

8.如权利要求7所述的硬掩模结构，其中该第二抗反射涂层是一富氧氮氧化硅层。

9.如权利要求1所述的硬掩模结构，还包括：

10.如权利要求1所述的硬掩模结构，其中该硬掩模结构不含一非晶硅层。

11.一种半导体结构的制备方法，包括：

12.如权利要求11所述的半导体结构的制备方法，其中形成该第一抗反射涂层包括：

13.如权利要求12所述的半导体结构的制备方法，其中该第一抗反射层的厚度和该第二抗反射层的一厚度之和等于或小于40nm。

14.如权利要求12所述的半导体结构的制备方法，其中蚀刻该第一抗反射涂层包括：

15.如权利要求11所述的半导体结构的制备方法，其中蚀刻该第二可灰化硬掩模层包括：

16.如权利要求15所述的半导体结构的制备方法，还包括：

17.如权利要求16所述的半导体结构的制备方法，还包括：

18.如权利要求11所述的半导体结构的制备方法，还包括：

19.如权利要求18所述的半导体结构的制备方法，还包括：

20.如权利要求11所述的半导体结构的制备方法，其中该基底包括该导电层下的多个导电部分，该制备方法还包括：

21.一种半导体结构的制备方法，包括：

22.如权利要求21所述的半导体结构的制备方法，其中形成该硬掩模结构还包括：

23.如权利要求22所述的半导体结构的制备方法，其中用于形成该第一可灰化硬掩模层的一工艺温度高于用于形成该第二可灰化硬掩模层的一工艺温度。

24.如权利要求22所述的半导体结构的制备方法，其中形成该硬掩模结构还包括：

25.如权利要求22所述的半导体结构的制备方法，其中形成该硬掩模结构还包括：

26.如权利要求22所述的半导体结构的制备方法，其中该第一可灰化硬掩模层的一厚度大于该第二可灰化硬掩模层的一厚度。

27.如权利要求21所述的半导体结构的制备方法，其中形成该第一抗反射涂层包括：

28.如权利要求27所述的半导体结构的制备方法，其中该富硅氮氧化硅层的一厚度小于该富氧氮氧化硅层的一厚度。

29.如权利要求21所述的半导体结构的制备方法，其中该硬掩模结构不含一非晶硅层。

30.如权利要求21所述的半导体结构的制备方法，其中该第一可灰化硬掩模层具有从140gpa至170gpa的一模数，并具有从-80mpa至50mpa的一压缩应力。

技术总结
本公开提供一种硬掩模结构及其应用于半导体结构的制备方法。该硬掩模结构包括一第一可灰化硬掩模层、一第一抗反射涂层以及一第二可灰化硬掩模层。该第一抗反射涂层设置在该第一可灰化硬掩模层上。该第二可灰化硬掩模层设置在该第一抗反射涂层上。该第一可灰化硬掩模层的一模数大于该第二可灰化硬掩模层的一模数。

技术研发人员：方伟权
受保护的技术使用者：南亚科技股份有限公司
技术研发日：
技术公布日：2024/1/13