三维半导体装置的制作方法

本公开涉及三维半导体装置和制造该三维半导体装置的方法，具体地，涉及包括场效应晶体管的三维半导体装置和制造该三维半导体装置的方法。

背景技术：

1、半导体装置包括集成电路(例如，金属氧化物半导体场效应晶体管(mos-fet))。为了满足对具有小的图案尺寸和减少的设计规则的半导体装置的日益增长的需求，正在积极地对mos-fet进行尺寸缩小。mos-fet的尺寸缩小会导致半导体装置的操作性质的劣化。正在进行各种研究，以克服与半导体装置的尺寸缩小相关的技术限制，并实现具有高性能的半导体装置。

技术实现思路

1、发明构思的一些实施例提供了具有改善的可靠性的三维半导体装置。

2、发明构思的一些实施例提供了制造具有改善的可靠性的三维半导体装置的方法。

3、根据发明构思的一些实施例，一种三维(3d)半导体装置可以包括：第一有源区域，位于基底上，第一有源区域包括下沟道图案以及分别位于下沟道图案的侧表面上的一对下源极/漏极图案；第二有源区域，位于第一有源区域上(例如，堆叠在第一有源区域上)，第二有源区域包括上沟道图案以及分别位于上沟道图案的相对的侧表面上的一对上源极/漏极图案；虚设沟道图案，位于下沟道图案与上沟道图案之间；一对衬层，分别位于虚设沟道图案的相对的侧表面上；以及栅电极，位于下沟道图案、虚设沟道图案和上沟道图案上。栅电极可以包括位于下沟道图案上的下栅电极和位于上沟道图案上的上栅电极。

4、根据发明构思的一些实施例，一种三维(3d)半导体装置可以包括：第一有源区域，位于基底上，第一有源区域包括下沟道图案和连接到(例如，电连接到)下沟道图案的下源极/漏极图案；第二有源区域，位于第一有源区域上(例如，堆叠在第一有源区域上)，第二有源区域包括上沟道图案和连接到(例如，电连接到)上沟道图案的上源极/漏极图案；虚设沟道图案，位于下沟道图案与上沟道图案之间；以及栅电极，位于下沟道图案、虚设沟道图案和上沟道图案上。栅电极可以包括位于下沟道图案与虚设沟道图案之间的第一部分以及位于虚设沟道图案与上沟道图案之间的第二部分。第一部分可以包括包含第一逸出功金属的第一金属图案和包含第二逸出功金属的第二金属图案，并且第二部分可以包括包含第一逸出功金属的第三金属图案。第三金属图案的厚度(例如，在竖直方向上的厚度)可以与第一金属图案的厚度(例如，在竖直方向上的厚度)不同。

5、根据发明构思的一些实施例，一种三维(3d)半导体装置可以包括：下沟道图案，位于基底上，下沟道图案包括彼此间隔开地堆叠的第一半导体图案和第二半导体图案；上沟道图案，位于下沟道图案上，上沟道图案包括彼此间隔开地堆叠的第三半导体图案和第四半导体图案；虚设沟道图案，位于第二半导体图案与第三半导体图案之间；以及栅电极，第一半导体图案、第二半导体图案、第三半导体图案、第四半导体图案和虚设沟道图案设置在栅电极中。在一些实施例中，栅电极可以包围第一半导体图案、第二半导体图案、第三半导体图案、第四半导体图案和虚设沟道图案。第一半导体图案、第二半导体图案、第三半导体图案、第四半导体图案和虚设沟道图案可以彼此竖直地叠置。虚设沟道图案在竖直方向上的厚度可以比第一半导体图案、第二半导体图案、第三半导体图案和第四半导体图案各自在竖直方向上的厚度大。

技术特征：

1.一种三维半导体装置，所述三维半导体装置包括：

2.根据权利要求1所述的三维半导体装置，其中，下栅电极的顶表面与上栅电极的底表面接触，并且

3.根据权利要求1所述的三维半导体装置，其中，虚设沟道图案包括半导体材料或绝缘材料，所述绝缘材料包含硅。

4.根据权利要求1所述的三维半导体装置，其中，虚设沟道图案通过所述衬层与下源极/漏极图案和上源极/漏极图案间隔开。

5.根据权利要求1所述的三维半导体装置，其中，虚设沟道图案包括第一虚设沟道图案和位于第一虚设沟道图案上的第二虚设沟道图案，并且

6.根据权利要求1所述的三维半导体装置，所述三维半导体装置还包括：

7.根据权利要求1所述的三维半导体装置，其中，上沟道图案包括第一半导体图案和位于第一半导体图案上的第二半导体图案，

8.根据权利要求7所述的三维半导体装置，其中，虚设沟道图案在竖直方向上的厚度比第一半导体图案和第二半导体图案各自在竖直方向上的厚度厚。

9.根据权利要求1所述的三维半导体装置，其中，下沟道图案包括第一半导体图案和位于第一半导体图案上的第二半导体图案，

10.根据权利要求9所述的三维半导体装置，其中，第二部分完全没有第二逸出功金属。

11.一种三维半导体装置，所述三维半导体装置包括：

12.根据权利要求11所述的三维半导体装置，其中，第二部分完全没有第二逸出功金属。

13.根据权利要求11所述的三维半导体装置，其中，栅电极还包括位于上沟道图案上的第三部分，

14.根据权利要求11所述的三维半导体装置，所述三维半导体装置还包括：

15.根据权利要求11所述的三维半导体装置，其中，下源极/漏极图案和上源极/漏极图案彼此竖直地叠置，并且

16.一种三维半导体装置，所述三维半导体装置包括：

17.根据权利要求16所述的三维半导体装置，其中，栅电极包括：

18.根据权利要求16所述的三维半导体装置，其中，栅电极包括位于第一半导体图案与第二半导体图案之间的第一部分以及位于第三半导体图案与第四半导体图案之间的第二部分，

19.根据权利要求16所述的三维半导体装置，所述三维半导体装置还包括：

20.根据权利要求16所述的三维半导体装置，其中，栅电极包括位于虚设沟道图案与第三半导体图案之间的第一部分以及位于第三半导体图案与第四半导体图案之间的第二部分，并且

技术总结
提供了一种三维(3D)半导体装置，所述3D半导体装置可以包括：第一有源区域，位于基底上，第一有源区域包括下沟道图案以及分别位于下沟道图案的相对的侧表面上的一对下源极/漏极图案；第二有源区域，堆叠在第一有源区域上，第二有源区域包括上沟道图案以及分别位于上沟道图案的相对的侧表面上的一对上源极/漏极图案；虚设沟道图案，位于下沟道图案与上沟道图案之间；一对衬层，分别位于虚设沟道图案的相对的侧表面上；以及栅电极，位于下沟道图案、虚设沟道图案和上沟道图案上。栅电极可以包括位于下沟道图案上的下栅电极和位于上沟道图案上的上栅电极。

技术研发人员：朴星一,黃圭晩,朴宰贤,崔道永,河大元
受保护的技术使用者：三星电子株式会社
技术研发日：
技术公布日：2024/1/12