半导体结构及其形成方法与流程

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方 法。

背景技术：

1、为了更好的适应晶体管尺寸按比例缩小的要求，半导体工艺逐渐开始从平 面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管 (finfet)、全包围栅极(gate-all-around，gaa)晶体管等。其中，全包围栅 极晶体管包括垂直全包围栅极晶体管和水平全包围栅极晶体管。全包围栅极晶 体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶 体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

2、随着器件尺寸的进一步缩小，如何使具有全包围栅极结构的nmos器件与 具有全包围栅极结构的pmos器件之间实现更小的间隔，越来越具有较高的难 度和挑战。目前提出了一种叉型栅极晶体管(forksheet)，在nmos器件和pmos 器件之间设置介电墙，从而使nmos器件和pmos器件之间实现更小的间隔。

3、但是，器件的尺寸仍有待进一步微缩。

技术实现思路

1、本发明实施例解决的问题是提供一种半导体结构及其形成方法，进一步缩 小器件单元区内相邻子器件区的距离以及相邻器件单元区之间的距离，进而进 一步缩小器件的面积，有利于提高器件的集成度。

2、为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底，包括 多个器件单元区，每个器件单元区包括子器件区和位于子器件区之间的隔离区， 子器件区和隔离区之间沿第一方向排布，平行于衬底且与第一方向相垂直的为 第二方向；第一介电墙，分立于隔离区的衬底上，第一介电墙沿第二方向延伸； 叠层结构，位于子器件区的衬底上，叠层结构沿第二方向延伸，且相邻子器件 区的叠层结构之间由第一介电墙隔离；叠层结构包括：凸起部；一个或多个依 次间隔悬空设置的沟道层，悬空设置于凸起部上；第二介电墙，位于相邻器件 单元区之间的衬底上，第二介电墙隔离相邻器件单元区的叠层结构；栅极结构， 横跨子器件区的叠层结构且每个子器件区的栅极结构包围第一介电墙和第二介 电墙暴露出的沟道层；源漏掺杂层，位于栅极结构两侧且与沟道层的端部相接 触。

3、相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供衬 底，衬底包括多个器件单元区，每个器件单元区包括子器件区和位于子器件区 之间的隔离区，子器件区和隔离区之间沿第一方向排布，平行于衬底且与第一 方向相垂直的为第二方向；在衬底上形成位于子器件区的叠层结构、位于隔离 区的第一介电墙以及位于相邻器件单元区之间的第二介电墙，叠层结构沿第二 方向延伸，且器件单元区内的相邻子器件区的叠层结构之间由第一介电墙隔离， 相邻器件单元区的叠层结构之间由第二介电墙隔离；叠层结构包括凸起部以及 位于凸起部上的一个或多个沟道叠层，每个沟道叠层均包括牺牲层和位于牺牲 层上的沟道层；形成横跨叠层结构和第一介电墙以及第二介电墙的伪栅结构； 在伪栅结构两侧的沟道叠层中形成源漏掺杂层；去除伪栅结构，形成栅极开口； 通过栅极开口，去除牺牲层形成通槽，通槽与栅极开口相连通；在通槽和栅极 开口中形成栅极结构。

4、与现有技术相比，本发明实施例的技术方案具有以下优点：

5、本发明实施例提供的半导体结构，一方面，器件单元区内的相邻子器件区 的叠层结构之间由第一介电墙隔离，另一方面，相邻器件单元区的叠层结构之 间由第二介电墙隔离，在形成源漏掺杂层的步骤中，第一介电墙能够防止相邻 子器件区的源漏掺杂层相接触(merge)，第二介电墙能够防止相邻器件单元区 的源漏掺杂层相接触，相应地，能够通过调整第一介电墙和第二介电墙的宽度， 缩小器件单元区内相邻子器件区的距离以及相邻器件单元区之间的距离，进而 进一步缩小器件的面积，有利于提高器件的集成度；此外，还能够通过调整第 二介电墙的宽度，调整子器件区的宽度，进而使得器件单元区内的子器件区具 有多样化的宽度，提高了器件尺寸设计的自由度。

6、本发明实施例提供的半导体结构的形成方法中，在衬底上形成位于子器件 区的叠层结构、位于隔离区的第一介电墙以及位于相邻器件单元区之间的第二 介电墙，一方面，器件单元区内的相邻子器件区的叠层结构之间由第一介电墙 隔离，另一方面，相邻器件单元区的叠层结构之间由第二介电墙隔离，在形成 源漏掺杂层的步骤中，第一介电墙能够防止相邻子器件区的源漏掺杂层相接触 (merge)，第二介电墙能够防止相邻器件单元区的源漏掺杂层相接触，相应地， 能够通过调整第一介电墙和第二介电墙的宽度，缩小器件单元区内相邻子器件 区的距离以及相邻器件单元区之间的距离，进而进一步缩小器件的面积，有利 于提高器件的集成度；此外，还能够通过调整第二介电墙的宽度，调整子器件区的宽度，进而使得器件单元区内的子器件区具有多样化的宽度，提高了器件 尺寸设计的自由度。

7、可选方案中，在形成叠层结构和第一介电墙之后，在相邻的器件单元区之 间的衬底上形成第二介电墙，第二介电墙隔离相邻器件单元区的叠层结构，以 便为形成叠层结构提供充足的空间，进而有利于降低形成叠层结构的难度、提 高工艺兼容性。

8、可选方案中，在形成叠层结构和第一介电墙之后，在相邻的器件单元区之 间的衬底上形成第二介电墙，且在衬底上形成位于子器件区的叠层结构和位于 隔离区的第一介电墙的步骤包括：形成分立于隔离区的衬底上的第一介电墙， 第一介电墙沿第二方向延伸；在子器件区的衬底上形成叠层结构，且相邻的子 器件区的叠层结构之间由第一介电墙隔离，从而在形成第一介电墙的步骤中， 第一介电墙沿第一方向的宽度不受相邻子器件区的叠层结构之间距离的限制， 有利于使第一介电墙实现更小的宽度，进而使相邻的子器件区实现更小的间隔， 有利于器件尺寸的进一步微缩，并且还简化工艺复杂度。

技术特征：

1.一种半导体结构，其特征在于，包括：

2.如权利要求1所述的半导体结构，其特征在于，所述第二介电墙的材料与第一介电墙的材料相同。

3.如权利要求1所述的半导体结构，其特征在于，所述叠层结构和第二介电墙的顶面齐平于第一介电墙的顶面。

4.如权利要求1所述的半导体结构，其特征在于，所述第一介电墙的材料包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅和碳氮硼化硅中的一种或多种；

5.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：层间介质层，位于所述栅极结构侧部的衬底上，且覆盖所述源漏掺杂层。

6.如权利要求1所述的半导体结构，其特征在于，所述器件单元区包括第一子器件区和第二子器件区，所述第一子器件区用于形成第一型mos器件，所述第二子器件区用于形成第二型mos器件，所述第一型mos器件和第二型mos器件的沟道导电类型不同。

7.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：绝缘层，位于所述栅极结构两侧的凸起部内，且所述绝缘层暴露出所述一个或多个间隔悬空设置的沟道层；所述源漏掺杂层位于所述栅极结构两侧的绝缘层上且与所述沟道层的端部相接触。

8.一种半导体结构的形成方法，其特征在于，包括：

9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述叠层结构、第一介电墙和第二介电墙的步骤包括：在所述衬底上形成位于所述子器件区的叠层结构和位于所述隔离区的第一介电墙；在形成所述叠层结构和第一介电墙之后，在相邻的所述器件单元区之间的衬底上形成第二介电墙，所述第二介电墙隔离相邻器件单元区的叠层结构。

10.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述衬底上形成位于所述子器件区的叠层结构和位于所述隔离区的第一介电墙的步骤包括：形成分立于所述隔离区的衬底上的第一介电墙，所述第一介电墙沿第二方向延伸；

11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述第一介电墙的步骤包括：在所述衬底上形成第一介电材料层；

12.如权利要求11所述的半导体结构的形成方法，其特征在于，去除位于所述子器件区以及相邻器件单元区之间的衬底上的所述第一介电材料层，保留位于所述隔离区上的所述第一介电材料层用于作为第一介电墙的步骤包括：图形化所述第一介电材料层，形成初始介电层；沿平行于衬底的方向，对所述初始介电层进行侧壁减薄处理，剩余的初始介电层用于作为所述第一介电墙。

13.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述衬底上形成位于所述子器件区的叠层结构和位于所述隔离区的第一介电墙的步骤包括：形成分立于所述子器件区的衬底上的叠层结构；在所述隔离区形成位于相邻所述叠层结构之间的第一介电墙。

14.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述叠层结构的步骤包括：在所述第一介电墙露出的衬底上形成初始叠层结构，所述初始叠层结构包括凸起材料层以及位于凸起材料层上的一个或多个初始沟道叠层；

15.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述第二介电墙的步骤包括：在相邻所述器件单元区的叠层结构与衬底之间围成的区域中填充第二介电材料层，所述第二介电材料层还形成在叠层结构和第一介电墙的顶部上；去除高于所述叠层结构顶部的第二介电材料层，剩余位于相邻器件单元区之间的第二介电材料层用于作为第二介电墙。

16.如权利要求15所述的半导体结构的形成方法，其特征在于，形成第二介电材料层的工艺包括流动式化学气相沉积工艺。

17.如权利要求15所述的半导体结构的形成方法，其特征在于，去除高于所述叠层结构顶部的第二介电材料层的工艺包括化学机械平坦化工艺。

18.如权利要求8所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述源漏掺杂层之后，且在去除所述伪栅结构之前，在所述伪栅结构侧部的衬底上形成层间介质层，覆盖源漏掺杂层且暴露出伪栅结构的顶部；

19.如权利要求8所述的半导体结构的形成方法，其特征在于，所述器件单元区包括第一子器件区和第二子器件区，所述第一子器件区用于形成第一型mos器件，所述第二子器件区用于形成第二型mos器件，所述第一型mos器件和第二型mos器件的沟道导电类型不同。

20.如权利要求8所述的半导体结构的形成方法，其特征在于，在形成伪栅结构之后，且在形成源漏掺杂层之前，半导体结构的形成方法还包括：去除伪栅结构露出的叠层结构；在伪栅结构、第一介电墙和第二介电墙露出的衬底上形成绝缘层，暴露出所述沟道叠层。

技术总结
一种半导体结构及其形成方法，方法包括：在衬底上形成位于子器件区的叠层结构、位于隔离区的第一介电墙以及位于相邻器件单元区之间的第二介电墙，叠层结构沿第二方向延伸，且器件单元区内的相邻子器件区的叠层结构之间由第一介电墙隔离，相邻器件单元区的叠层结构之间由第二介电墙隔离；叠层结构包括凸起部以及位于凸起部上的一个或多个沟道叠层，每个沟道叠层均包括牺牲层和位于牺牲层上的沟道层。本发明实施例进一步缩小器件单元区内相邻子器件区的距离以及相邻器件单元区之间的距离，进而进一步缩小器件的面积，有利于提高器件的集成度。

技术研发人员：汪刘建
受保护的技术使用者：中芯国际集成电路制造（上海）有限公司
技术研发日：
技术公布日：2024/3/4