一种高电子迁移率晶体管及其制作方法与流程

1.本技术涉及半导体器件领域，更具体的说，涉及一种高电子迁移率晶体管及其制作方法。


背景技术：

2.传统栅钝化工艺采用等离子体增强化学气相沉积法(pecvd)高温生成si3n4，除生长过程中等离子体对器件表面形成轰击产生表面态缺陷外，其高温生长过程也会对pt/ti/pt/au栅金属造成进一步的下沉退化，引起器件阈值电压v
th
飘移。等离子体增强化学气相沉积法高温沉积钝化层的工艺，对高电子迁移率晶体管(hemt)器件性能和可靠性都产生负面影响。采用原子层沉积(ald)单层生长al2o3能解决高温工艺引入的栅极二次下沉，从而消除阈值电压飘移现象；同时避免了等离子轰击引入的表面态缺陷，栅极漏电能实现数量级的改善。但由于al2o3较高的介电常数，引入比传统的si3n4更大的栅极寄生电容，造成器件电流截止频率降低。也有研究机构采用si3n4/al2o3叠层结构，靠插入si3n4薄层，可降低钝化层的有效介电常数。但如果需要进一步改善栅极寄生电容，需要尝试组合更小介电常数的介质膜材料，如sio2(ε≈3.9)。但低温生长单层sio2作为钝化层并不能很好的起到钝化作用。


技术实现要素：

3.有鉴于此，本技术提出了一种高电子迁移率晶体管及其制作方法，方案如下：一种高电子迁移率晶体管的制作方法，所述制作方法包括：
4.提供一半导体衬底；
5.在所述半导体衬底表面上形成外延层；
6.在所述外延层表面的部分区域上形成电极结构；
7.形成覆盖所述电极结构以及所述外延层的钝化层；
8.其中，所述钝化层包括：在第一方向上依次层叠的第一al2o3层、sio2层以及第二al2o3层；所述第一方向垂直所述半导体衬底。
9.优选的，在上述制作方法中，所述sio2层厚度占所述钝化层总厚度的比例大于16％。
10.优选的，在上述制作方法中，形成所述钝化层的方法包括：在预设温度下，通过原子外延生长，依次形成所述第一al2o3层，所述sio2层和所述第二al2o3层。
11.优选的，在上述制作方法中，所述预设温度低于250℃。
12.优选的，在上述制作方法中，形成所述钝化层的方法包括：
13.在垂直于所述半导体衬底的方向上，依次形成多层所述钝化层。
14.优选的，在上述制作方法中，所述外延层包括功能层以及位于所述功能层背离所述半导体衬底一侧的帽层；
15.形成所述电极结构的方法包括：
16.在所述帽层的表面上形成源极和漏极，在平行于所述半导体衬底的方向上，位于所述源极和所述漏极之间的所述帽层包括：第一区域和位于所述第一区域两侧的第二区域；
17.形成覆盖所述源极，所述漏极和所述帽层的刻蚀阻挡层；
18.在所述刻蚀阻挡层上形成第一开口，所述第一开口包括位于所述刻蚀阻挡层背离所述帽层的表面内的盲孔，以及基于所述盲孔形成的贯穿所述刻蚀阻挡层的通孔，所述通孔的孔径小所述盲孔的孔径；
19.基于所述第一开口，在所述第一区域上形成第二开口，所述第二开口的宽度大于所述通孔的孔径；
20.基于所述第一开口，在所述功能层表面上形成栅极。
21.优选的，在上述制作方法中，所述功能层的形成包括：在所述半导体衬底的表面上形成超晶格层；
22.在所述超晶格层背离所述半导体衬底的一侧形成缓冲层；
23.在所述缓冲层背离所述超晶格层的一侧形成下势垒层；
24.在所述下势垒层背离所述缓冲层的一侧形成下间隔层；
25.在所述下间隔层背离所述下势垒层的一侧形成沟道层；
26.在所述沟道层背离所述下间隔层的一侧形成上间隔层；
27.在所述上间隔层背离所述沟道层的一侧形成上势垒层。
28.所述一种高电子迁移率晶体管的方案如下：
29.一种高电子迁移率晶体管，所述晶体管包括：
30.半导体衬底；
31.位于所述半导体衬底表面上的外延层；
32.位于所述外延层部分区域表面上的电极结构；
33.覆盖所述电极结构以及所述外延层的钝化层；
34.其中，所述钝化层包括：在第一方向上依次层叠的第一al2o3层、sio2层以及第二al2o3层；所述第一方向垂直所述半导体衬底。
35.优选的，在上述晶体管中，所述sio2层厚度占所述钝化层厚度的比例大于16％。
36.优选的，在上述晶体管中，所述外延层包括：功能层以及位于所述功能层背离所述半导体衬底一侧的帽层；
37.所述电极结构包括：
38.位于所述帽层表面上的源极和漏极，在平行于所述半导体衬底的方向上，位于所述源极和所述漏极之间的所述帽层包括：第一区域和位于第一区域两侧的第二区域；
39.覆盖所述源极，所述漏极和所述帽层的刻蚀阻挡层；
40.位于所述刻蚀阻挡层上的第一开口，所述第一开口包括位于所述刻蚀阻挡层背离所述帽层的表面内的盲孔，以及基于所述盲孔形成的贯穿所述刻蚀阻挡层的通孔，所述通孔的孔径小所述盲孔的孔径；
41.位于所述第一区域上的第二开口，所述第二开口的宽度大于通孔的孔径；
42.位于所述功能层表面上的栅极。
43.通过上述可知，本技术提出了一种高电子迁移率晶体管及其制作方法，所述一种
高电子迁移率晶体管的制作方法包括：提供一半导体衬底；在所述半导体衬底表面上形成外延层；在所述外延层表面的部分区域上形成电极结构；形成覆盖所述电极结构以及所述外延层的钝化层；其中，所述钝化层包括：在第一方向上依次层叠的第一al2o3层、sio2层以及第二al2o3层；所述第一方向垂直所述半导体衬底，基于所述制作方法形成的所述钝化层，一方面引入了sio2层可大幅降低栅极寄生电容，提升器件的频率特性；另一方面在sio2层上表面叠加所述第二al2o3层来改善sio2层致密性低的问题；并且在sio2层下表面设置了所述第一al2o3层，有助于提高器件的耐压和保持较低的表面漏电；最终保证了晶体管钝化质量的同时，也实现低栅极漏电和器件截止频率的提升。
附图说明
44.为了更清楚地说明本技术实施例或相关技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
45.本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本技术可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本技术所能产生的功效及所能达成的目的下，均应仍落在本技术所揭示的技术内容得能涵盖的范围内。
46.图1为基于本技术实施例制作的一种高电子迁移率晶体管的结构示意图；
47.图2为本技术实施例中所述外延层的结构示意图；
48.图3为基于本技术实施例制作的另一种高电子迁移率晶体管的结构示意图；
49.图4为本技术实施例中所述功能层的结构示意图；
50.图5-图8为本技术实施例一种高电子迁移率晶体管的制作方法的工艺流程图。
具体实施方式
51.下面将结合本技术实施例中的附图，对本技术中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
52.高电子迁移率晶体管钝化层的质量对器件性能和可靠性产生极大的影响，一直是学术和产业界长期研究的课题。高电子迁移率晶体管(high electron mobility transistor，简称：hemt)及其单片微波集成电路(monolithic microwave integrated circuit，简称：mmic)的性能同钝化层与半导体表面的界面质量密切相关。界面质量又与工艺、沉积方法以及钝化层的构成相关。表面态密度对器件的影响，表现为降低了栅漏区的有效电场，导致耗尽区宽度的增加和击穿电场变化，以及栅极漏电的增加。高电子迁移率晶体管钝化层的常规工艺是采用等离子体增强化学气相沉积生长单层si3n4介质膜起到钝化器件的作用。但等离子体增强化学气相沉积生长过程中引入的电离等离子体会对器件表面形成轰击，产生表面态缺陷，对器件性能和可靠性性能退化都产生负面影响。
53.针对百纳米/亚百纳米t型栅高电子迁移率晶体管，随着栅极尺寸缩小，短沟道效
应严重。需要通过减薄势垒层厚度来加强栅控能力的提升。但同时会降低二维电子气浓度，增大沟道寄生电阻，对器件饱和电流、频率和功率等性能产生不利影响。因而针对亚百纳米高电子迁移率晶体管，栅金属往往采用pt/ti/pt/au体系。栅金属底层pt组分通过高温栅极处理工艺，在不改变势垒层厚度的同时，可以进一步调控栅到势垒层的距离，增强栅极控制能力。跨导gm因为栅离沟道层有效距离的降低而进一步提高，同时又不引入源漏饱和电流随势垒层厚度降低带来的衰减现象。这种通过pt栅下沉工艺实现的高电子迁移率晶体管，需要严格控制后续所有工艺步骤，避免出现高温引入的栅电极进一步的下沉退化现象。
54.传统栅钝化工艺采用等离子体增强化学气相沉积高温生成si3n4，除生长过程中等离子体对器件表面形成轰击产生表面态缺陷外，其高温生长过程也会对pt/ti/pt/au栅金属造成进一步的下沉退化，引起器件阈值电压vth飘移。等离子体增强化学气相沉积高温沉积钝化层的工艺，对高电子迁移率晶体管的性能和可靠性都产生负面影响。因而需要采用低温原子层沉积实现钝化层的生长。
55.采用原子层沉积生长单层al2o3，避免了等离子体增强化学气相沉积生长带来的器件表面损伤，极大地改善了表面态缺陷，使得栅级漏电流降低约一个数量级且采用原子层沉积单层生长al2o3能解决高温工艺引入的栅极二次下沉，从而消除阈值电压飘移现象；同时避免了等离子轰击引入的表面态缺陷，栅极漏电能实现数量级的改善。但由于al2o3较高的介电常数，引入比传统的si3n4更大的栅极寄生电容，造成器件电流截止频率降低。
56.也有研究机构采用si3n4/al2o3叠层结构，靠插入si3n4薄层，可降低钝化层的有效介电常数。但如果需要进一步改善栅极寄生电容，需要尝试组合更小介电常数的介质膜材料，如sio2(ε≈3.9)。但低温生长单层sio2作为钝化层并不能很好的起到钝化作用，这是因为材料的针孔密度大，对芯片防水性能有所影响。
57.针对现有si3n4/al2o3钝化层叠层技术中存在的栅极寄生电容偏高问题，本技术提出了本技术提出了一种高电子迁移率晶体管及其制作方法，在所述制作方法中形成了一种钝化层，所述钝化层包括：在第一方向上依次层叠的第一al2o3层、sio2层以及第二al2o3层。在所述钝化层，在中间层引入了sio2层可大幅降低栅极寄生电容，提升器件的频率特性；在顶层叠加所述第二al2o3层来改善sio2层致密性低的问题；在底层设置所述第一al2o3层，有助于提高器件的耐压和保持较低的表面漏电；最终保证了晶体管钝化质量的同时，也实现低栅极漏电和器件截止频率的提升。
58.为使本技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本技术作进一步详细的说明。
59.参考图1，图1为基于本技术实施例制作的一种高电子迁移率晶体管的结构示意图，一种高电子迁移率晶体管的制作方法，所述制作方法包括：
60.步骤s1：提供一半导体衬底1；
61.步骤s2：在所述半导体衬底1的表面上形成外延层2；
62.步骤s3：在所述外延层2表面的部分区域上形成电极结构3；
63.步骤s4：形成覆盖所述电极结构3以及所述外延层2的钝化层4；
64.其中，所述钝化层4包括：在第一方向上依次层叠的第一al2o3层41、sio2层42以及第二al2o3层43；所述第一方向垂直所述半导体衬底1。
65.本实施例以一种pt栅的高电子迁移率的晶体管为例进行说明，所述高电子迁移率
的晶体管可以是赝高电子迁移率晶体管和应变高电子迁移率晶体管。所述以pt栅为栅极的高电子迁移率的制作方法包括：步骤s1：提供一半导体衬底1，所述半导体衬底1可以是gaas衬底，用来制作gaas赝高电子迁移率晶体管或gaas应变高电子迁移率晶体管，也可以是inp衬底，用来制作inp高电子迁移率晶体管；步骤s2：在所述半导体衬底1的表面上形成所述外延层2，所述外延层2是所述高电子迁移率晶体管的主要功能层，且所述外延层2能够屏蔽所述半导体衬底1的缺陷，提高晶格质量；步骤s3：在所述外延层2的表面上的部分区域形成所述电极结构3，所述电极结构3是所述高电子迁移率晶体管的电极部分；步骤s4：形成覆盖所述电极结构3以及所述外延层2的钝化层4，其中，所述钝化层4包括：在第一方向上依次层叠的第一al2o3层41、sio2层42以及第二al2o3层43；所述第一方向垂直所述半导体衬底1。所述钝化层4的材质与所述高电子迁移率晶体管的性能和可靠性有极大的影响。本技术中所述钝化层4，一方面引入了所述sio2层42可大幅降低栅极寄生电容，提升器件的频率特性；另一方面在所述sio2层42上表面叠加所述第二al2o3层43来改善所述sio2层42致密性低的问题；并且在所述sio2层42下表面设置了所述第一al2o3层41，有助于提高器件的耐压和保持较低的表面漏电；最终保证了晶体管钝化质量的同时，也实现低栅极漏电和器件截止频率的提升。
66.接上述所述，所述钝化层4是三明治叠层al2o3/sio2/al2o3钝化层结构。该结构是以所述第一al2o3层41为底层；所述sio2层42为中间层；所述第二al2o3层43为顶层。其中，所述底层第一al2o3层41和所述顶层第二al2o3层43都是高介电常数al2o3层，所述中间层sio2层42为低介电常数sio2层，且所述第一al2o3层41和所述第二al2o3层的厚度可以不相同。
67.所述sio2层42厚度占所述钝化层4总厚度的比例大于16％。
68.所述钝化层4为三明治叠层al2o3/sio2/al2o3钝化层结构，在所述钝化层4中，所述sio2层42厚度占所述钝化层4总厚度的比例需大于16％，参考表1，表1为本技术实施例中sio2层占比不同的钝化层的寄生电容值与同等厚度单层si3n4介质膜的寄生电容值对比表格。
69.表1
[0070][0071]
参考表1，所述钝化层4，在中间层引入了所述sio2层42来大幅降低栅极寄生电容，提升器件的频率特性；在顶层叠加所述第二al2o3层43来改善所述sio2层42致密性低的问题；在底层设置所述第一al2o3层41，提高器件的耐压和保持较低的表面漏电。同时，对于所述第一al2o3层41，所述sio2层42和所述第二al2o3层43在所述钝化层4中所占的厚度比例需要控制在一定的范围内。基于al2o3(ε≈8.2)和sio2(ε≈3.9)的介电常数，根据公式(1)
和公式(2)，可计算得到厚度比例不同的所述钝化层4对应的栅极寄生电容在相同厚度条件下与单层si3n4(ε≈7)介质膜的对比。
[0072][0073][0074]
其中，t表示厚度，ε表示介电常数，c表示电容，c(al203/sio2/al2o3)表示所述钝化层4整体叠层的电容，当所述sio2层占总厚度比例约16％，即(al2o3：sio2：al2o3＝42:16:42)，其单位面积栅极寄生电容约等同于总厚度相同的si3n4(ε≈7)单层介质膜对应的栅寄生电容值。因而只要适当提高所述sio2层占总厚度比例，如40％(al2o3/sio2/al2o3＝3:4:3)，即可实现相较同等厚度的si3n4栅极寄生电容降低约18％，极大地改善器件rf(高频)性能。
[0075]
参考图1，形成所述钝化层4的方法包括：在预设温度下，通过原子外延生长，依次形成所述第一al2o3层41，所述sio2层42和所述第二al2o3层43。
[0076]
在本技术实施例中，所述钝化层4形成是在预设温度下，由外延生长依次形成所述第一al2o3层41，所述sio2层42和所述第二al2o3层43，其中，所述外延生长是指在衬底(基片)上生长一层有一定要求的、与衬底晶向相同的单晶层，犹如原来的晶体向外延伸了一段，所述钝化层4是在所述电极结构3和裸露的所述外延层2上形成所述第一al2o3层41，在所述第一al2o3层41上外延生长形成所述sio2层42，在所述sio2层42上形成所述第二al2o3层43。
[0077]
所述预设温度低于250℃。
[0078]
接上述所述，在预设温度下，在所述电极结构3和裸露的所述外延层2上形成所述钝化层4，所述预设温度为250℃以下，即形成所述钝化层4的温度低于250℃，形成所述钝化层4的温度低于250℃是因为，高温生长形成所述钝化层4时会对所述高电子迁移率晶体管的栅极造成进一步的下沉退化，引起晶体管的阈值电压v
th
飘移等问题，而低温则可以很好的避免栅极下沉退化的发生，从而能够避免晶体管的性能退化。
[0079]
形成所述钝化层4的方法还包括：
[0080]
在垂直于所述半导体衬底1的方向上，依次形成多层所述钝化层4。
[0081]
在本实施例中，形成所述钝化层4的方法包括：在垂直于所述半导体衬底1的方向上，依次形成多层所述钝化层4，即形成有至少两层所述钝化层4。形成多层所述钝化层4是将所述钝化层4作为子单元周期性重复实现，即若所述钝化层4是a-b-c的结构，则所述多层钝化层4为a-b-c
‑…‑
a-b-c的结构。且在所述电极结构3和裸露的所述外延层2上形成多层所述钝化层4能够更大地降低栅极寄生电容，更好的改善高电子迁移率晶体管的高频特性。
[0082]
参考图2，图2为本技术实施例中外延层的结构示意图，所述外延层2包括功能层21以及位于所述功能层21背离所述半导体衬底1一侧的帽层22；
[0083]
参考图3，图3为基于本技术实施例制作的另一种高电子迁移率晶体管的结构示意图，形成所述电极结构3的方法包括：
[0084]
在所述帽层22的表面上形成源极31和漏极32，在平行于所述半导体衬底1的方向
上，位于所述源极31和所述漏极32之间的所述帽层22包括：第一区域221和位于所述第一区域221两侧的第二区域222；
[0085]
形成覆盖所述源极31，所述漏极32和所述帽层22的刻蚀阻挡层5；
[0086]
在所述刻蚀阻挡层5上形成第一开口51，所述第一开口51包括位于所述刻蚀阻挡层5背离所述帽层22的表面内的盲孔，以及基于所述盲孔形成的贯穿所述刻蚀阻挡层5的通孔，所述通孔的孔径小所述盲孔的孔径；
[0087]
基于所述第一开口51，在所述第一区域221上形成第二开口6，所述第二开口6的宽度大于所述通孔的孔径；
[0088]
基于所述第一开口51，在所述功能层21表面上形成栅极7。
[0089]
在形成所述栅极7后，去除所述刻蚀阻挡层5，以在所述源极31，所述漏极32，裸露的所述帽层22和部分所述功能层21上形成所述钝化层4。
[0090]
所述帽层22(cap layer)为顶层，对于以gaas为衬底的赝高电子迁移率晶体管，所述帽层22为n型重掺gaas层；对于以inp为衬底的高电子迁移率晶体管和以gaas为衬底的应变高电子迁移率晶体管，所述帽层22为inxal1-xas/inxga1-xas的叠层结构。其中，所述帽层22能够提供优良的欧姆接触，降低表面电阻。
[0091]
对于不同的高电子迁移率晶体管，其形成所述源极31和所述漏极32的方法也不同，在以gaas为所述半导体衬底1的所述赝高电子迁移率晶体管中形成所述源极31和所述漏极32的方法是：通过光刻揭开—剥离工艺(lift-off工艺)定义所述源极31和所述漏极32的形貌，随后电子束蒸发au/ge/ni/au，经过高温退火工艺实现欧姆接触。而在以gaas为所述半导体衬底1的所述应变高电子迁移率晶体管和以inp为衬底的高电子迁移率晶体管中形成所述源极31和所述漏极32的方法是：通过光刻揭开—剥离工艺定义所述源极31和所述漏极32的形貌，随后电子束蒸发ti/pt/au。无需高温退火工艺，可实现欧姆接触。
[0092]
在所述源极31，所述漏极32和裸露的所述帽层22上形成覆盖所述源极31，所述漏极32和所述帽层22的刻蚀阻挡层5，所述刻蚀阻挡层5是采用聚合物电子束正胶搭配的双层胶结构。所述刻蚀阻挡层5包括：位于所述源极31，所述漏极32和裸露的所述帽层22上的有机玻璃层52和位于所述有机玻璃层52背离所述源极31的一侧形成的电子束光刻胶层53。在所述刻蚀阻挡层5上形成所述第一开口51，所述第一开口51包括位于所述刻蚀阻挡层5背离所述帽层22的表面内的盲孔，以及基于所述盲孔形成的贯穿所述刻蚀阻挡层5的通孔，其中，所述盲孔位于所述有机玻璃(pmma)层52，且贯穿所述有机玻璃层52，所述盲孔是通过调节所述有机玻璃层52的曝光剂量和烘烤温度，在所述有机玻璃层52上实现完美的下切(under cut)结构得到的。所述通孔位于所述电子束光刻胶(pmma/ma)层53，且贯穿所述电子束光刻胶层53，所述通孔是在所述电子束光刻胶层53通过高选择比腐蚀溶液(柠檬酸或琥珀酸)实现凹槽栅工艺(gate recess)得到的。其中，所述通孔的孔径小所述盲孔的孔径。
[0093]
基于所述第一开口51，在所述第一区域221上形成第二开口6，所述第二开口6的宽度大于所述通孔512的孔径，其中，所述第二开口6是通过所述高选择比腐蚀溶液腐蚀所述第一区域221得到的，所述第二开口6的横向展开尺寸，即所述第二开口6的宽度由其腐蚀时间决定，且其腐蚀时间小于1min；
[0094]
基于所述第一开口51，在所述功能层21表面上形成栅极7。所述栅极7为t型栅极。在所述第一开口51上通过电子束蒸发pt/ti/pt/au栅金属，然后采用金属剥离工艺实现栅
极7的制备。其中所述栅极7的制备是在ptr退化炉中完成的，通过高温(300～450℃)快速退火，其中，退火的时间小于5min，以保证底部pt金属完全扩散到所述功能层21中，避免后续工艺过程中出现继续扩散带来的器件性能不稳定性和可靠性问题，且所述栅极7是一步成形，根据组分厚度一次往所述第一开口51内进行沉淀形成所述栅极7，由于所述第一开口为t型，即沉积形成的所述栅极也为t型。因为前面几层pt/ti/pt比au薄，因此最终形成au会占据所述第一开口51的一部分顶部。
[0095]
参考图4，图4为本技术实施例中所述功能层的结构示意图，所述功能层21的形成包括：
[0096]
在所述半导体衬底1的表面上形成超晶格层211；
[0097]
在所述超晶格层211背离所述半导体衬底1的一侧形成缓冲层212；
[0098]
在所述缓冲层212背离所述超晶格层211的一侧形成下势垒层213；
[0099]
在所述下势垒层213背离所述缓冲层212的一侧形成下间隔层214；
[0100]
在所述下间隔层214背离所述下势垒层213的一侧形成沟道层215；
[0101]
在所述沟道层215背离所述下间隔层214的一侧形成上间隔层216；
[0102]
在所述上间隔层216背离所述沟道层215的一侧形成上势垒层217。
[0103]
对于以gaas为衬底的赝高电子迁移率晶体管和以inp为衬底的高电子迁移率晶体管，需要先在所述半导体衬底1上生长出所述超晶格层211(superlattice)以进一步屏蔽所述半导体衬底1的缺陷、提高晶格质量；对于以gaas为衬底的应变高电子迁移率晶体管，需要在所述半导体衬底1上生长一层组分梯度变化的in
x
al
1-x
as应变层(metamorphic)，以平衡gaas与高in组分(x》0.5)in
x
ga
1-x
as沟道层215的应力适配。其中，不同的晶体管中的x取值不同，若x过大，则存在较大应力适配，在临界值之后，材料结构需要调整以适应更大晶格适配。
[0104]
对于所述缓冲层(buffer)212，若为以gaas为衬底的赝高电子迁移率晶体管，则所述缓冲层212可以是gaas层，若为以inp为衬底的高电子迁移率晶体管和以gaas为衬底的应变高电子迁移率晶体管，则所述缓冲层212是inxal1-xas层。其中所述缓冲层212是为了降低所述半导体衬底1的缺陷对于所述高电子迁移率晶体管的性能的影响，降低了所述半导体衬底1表面的粗糙度，且避免减小了沟道的迁移率。
[0105]
对于所述下势垒层213(bottom barrier)和所述下间隔层214(bottom spacer)，以及所述上势垒层217(up barrier)和所述上间隔层216(up spacer)，可以为不同或者相同组分的alxga1-xas层(以gaas为衬底的赝高电子迁移率晶体管)或不同组分的inxal1-xas层(以inp为衬底的高电子迁移率晶体管和以gaas为衬底的应变高电子迁移率晶体管)；其中，势垒层分为所述下势垒层213和所述上势垒层217。所述下势垒层213是为了防止沟道中的电子反向注入所述缓冲层212中形成漏电。所述上势垒层217和所述沟道层215形成能带弯曲，使得电子从宽禁带所述上势垒层217进入到较低势垒能的未掺杂窄带隙的所述沟道层215中，在界面三角势阱中形成具有高电子迁移率的二维电子气。因此势垒层也可叫做电子供给层，且在所述势垒层存在硅面掺杂层(sideltadoping)，所述硅面掺杂层是用来提供势垒层的电子。
[0106]
其中，隔离层包括所述下间隔层214和所述上间隔层216，所述隔离层是在为了不明显影响二维电子气浓度的情况下，减小n型电离杂质对势阱中电子的散射。更有效地改善
沟道中载流子的输运特性，一般会在所述势垒层与所述沟道层215之间生长一层没有掺杂的所述隔离层。其中，所述势垒层的组分可以略高或者等于所述隔离层。
[0107]
所述沟道层215为inxga1-xas沟道层，若为以gaas为衬底的赝高电子迁移率晶体管，则x《0.38；若为以inp为衬底的高电子迁移率晶体管和以gaas为衬底的应变高电子迁移率晶体管，则x》0.38。其中，不同的晶体管中x的取值不同，若x的取值过大，存在较大应力适配。临界值之后，材料结构需要调整以适应更大晶格适配。所述沟道层215的窄禁带沟道层和宽禁带沟道层形成能带弯曲，产生三角势阱，电子可在二维方向自由传输，且在所述沟道层215存在二维电子气层(2deg)。
[0108]
根据上述所述下面结合具体的工艺流程图，对本技术实施例所提供的制作方法进行进一步说明。
[0109]
参考图5-图8，图5-图8为本技术实施例一种高电子迁移率晶体管的制作方法的工艺流程图，包括：
[0110]
步骤s11：如图5所示，提供一半导体衬底1，在所述半导体衬底1上形成所述外延层2，所述外延层2包括功能层21以及位于所述功能层21背离所述半导体衬底1一侧的帽层22；
[0111]
步骤s12：如图6所示，在所述帽层22上形成所述源极31和所述漏极32，在所述源极31和所述漏极32以及所述帽层22裸露的部分形成所述刻蚀阻挡层5；
[0112]
步骤s13：如图7所示，刻蚀所述刻蚀阻挡层5形成所述第一开口51，基于所述第一开口51，刻蚀所述帽层22形成所述第二开口6；
[0113]
步骤s14：如图8所示，基于所述第一开口51和所述第二开口6，在所述功能层21上形成所述栅极7；
[0114]
步骤s15：去除所述刻蚀阻挡层5，在所述电极结构3以及裸露的部分所述外延层2上形成所述钝化层4，则形成如图3所示结构。
[0115]
基于上述所述高电子迁移率晶体管的制作方法，本技术另一实施例提供了一种高电子迁移率晶体管。
[0116]
参考图1，所述高电子迁移率晶体管包括：
[0117]
半导体衬底1；
[0118]
位于所述半导体衬底1表面上的外延层2；
[0119]
位于所述外延层2部分区域表面上的电极结构3；
[0120]
覆盖所述电极结构3以及所述外延层2的钝化层4；
[0121]
其中，所述钝化层4包括：在第一方向上依次层叠的第一al2o3层41、sio2层42以及第二al2o3层43；所述第一方向垂直所述半导体衬底1。
[0122]
在本实施例中，所述晶体管的所述钝化层4在第一方向上依次层叠的第一al2o3层41、sio2层42以及第二al2o3层43；所述第一方向垂直所述半导体衬底1。所述钝化层4，一方面引入了所述sio2层42可大幅降低栅极寄生电容，提升器件的频率特性；另一方面在所述sio2层42上表面叠加所述第二al2o3层43来改善所述sio2层42致密性低的问题；并且在sio2层42下表面设置了所述第一al2o3层41，有助于提高器件的耐压和保持较低的表面漏电；最终保证了晶体管钝化质量的同时，也实现低栅极漏电和器件截止频率的提升。
[0123]
参考表1，所述sio2层42厚度占所述钝化层4厚度的比例大于16％。
[0124]
参考表1，对于所述钝化层4，所述sio2层42在所述钝化层4中的占比不同，则所述
钝化层4的电容值也不同，其中，由表1可知，当所述sio2层42厚度占所述钝化层4厚度的比例等于或小于16％时，所述钝化层4的电容值大于或等于总厚度相同的si3n4(ε≈7)单层介质膜对应的栅寄生电容值，不能够达到本技术预期的效果，即所述sio2层42厚度占所述钝化层4厚度的比例需大于16％
[0125]
参考图2，所述外延层2包括：功能层21以及位于所述功能层21背离所述半导体衬底1一侧的帽层22；
[0126]
参考图3，所述电极结构3包括：
[0127]
位于所述帽层22表面上的源极31和漏极32，在平行于所述半导体衬底1的方向上，位于所述源极31和所述漏极32之间的所述帽层22包括：第一区域221和位于第一区域221两侧的第二区域222；
[0128]
覆盖所述源极31，所述漏极32和所述帽层22的刻蚀阻挡层5；
[0129]
位于所述刻蚀阻挡层5上的第一开口51，所述第一开口51包括位于所述刻蚀阻挡层5背离所述帽层22的表面内的盲孔，以及基于所述盲孔形成的贯穿所述刻蚀阻挡层5的通孔，所述通孔的孔径小所述盲孔的孔径；
[0130]
位于所述第一区域221上的第二开口6，所述第二开口6的宽度大于通孔的孔径；
[0131]
位于所述功能层21表面上的栅极7。
[0132]
通过上述所述，本技术提出了一种高电子迁移率晶体管及其制作方法，所述一种高电子迁移率晶体管中形成了覆盖所述电极结构3以及所述外延层2的钝化层4；其中，所述钝化层4包括：在第一方向上依次层叠的第一al2o3层41、sio2层42以及第二al2o3层43；所述第一方向垂直所述半导体衬底1，在本技术中所述钝化层4，一方面引入了所述sio2层42可大幅降低栅极寄生电容，提升器件的频率特性；另一方面在所述sio2层42上表面叠加所述第二al2o3层43来改善所述sio2层42致密性低的问题；并且在sio2层42下表面设置了所述第一al2o3层41，有助于提高器件的耐压和保持较低的表面漏电；最终保证了晶体管钝化质量的同时，也实现低栅极漏电和器件截止频率的提升。
[0133]
本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的晶体管而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
[0134]
需要说明的是，在本技术的描述中，需要理解的是，幅图和实施例的描述是说明性的而不是限制性的。贯穿说明书实施例的同样的幅图标记标识同样的结构。另外，处于理解和易于描述，幅图可能夸大了一些层、膜、面板、区域等厚度。同时可以理解的是，当诸如层、膜、区域或基板的元件被称作“在”另一元件“上”时，该元件可以直接在其他元件上或者可以存在中间元件。另外，“在
…
上”是指将元件定位在另一元件上或者另一元件下方，但是本质上不是指根据重力方向定位在另一元件的上侧上。
[0135]
术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。
[0136]
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
[0137]
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本技术。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本技术的精神或范围的情况下，在其它实施例中实现。因此，本技术将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。