半导体结构及其制造方法与流程

本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。

背景技术：

1、在cmos晶体管中，通过使晶体管的金属栅极处于各自的功函数(work function)范围内，可以使得晶体管达到其预期的阈值电压vt。半导体结构中不同类型的晶体管对阈值电压的要求不同，相应的，不同类型晶体管对功函数值的要求也不同。

2、具体地，半导体结构中pmos区对应具有pmos晶体管，nmos区对应具有nmos晶体管，且采取不同的制程来分别形成pmos晶体管和nmos晶体管各自对应的功函数层(wfm，workfunction metal)。

技术实现思路

1、本公开实施例提供一种半导体结构及其制造方法，至少有利于解决去除pmos区和nmos区的功函数层对栅介质层带来的刻蚀损伤的问题。

2、根据本公开一些实施例，本公开实施例一方面提供一种半导体结构的制造方法，包括：提供包括pmos区和nmos区的基底，所述pmos区和所述nmos区的所述基底上形成有栅介质层；形成保护层，所述保护层位于所述栅介质层表面；形成第一功函数层，所述第一功函数层位于所述pmos区的所述保护层上，且所述第一功函数层的材料与所述保护层的材料不同，所述第一功函数层内具有第一调节离子；形成第二功函数层，所述第二功函数层位于所述第一功函数层表面，且还位于所述保护层表面，所述第二功函数层内具有第二调节离子；进行扩散工艺，使所述第一调节离子扩散至所述pmos区的所述栅介质层内，使所述第二调节离子扩散至所述nmos区的所述栅介质层内；去除所述第二功函数层以及所述第一功函数层，直至露出所述保护层；形成第一栅极以及第二栅极，所述第一栅极位于所述pmos区的所述栅介质层上，所述第二栅极位于所述nmos区的所述栅介质层上。

3、根据本公开另一些实施例，所述保护层的材料包括氮化钽或氮化钨。

4、根据本公开另一些实施例，所述保护层的厚度为3nm～4nm。

5、根据本公开另一些实施例，所述去除所述第二功函数层以及所述第一功函数层，直至露出所述保护层后，还包括：减薄所述保护层。

6、根据本公开另一些实施例，减薄后的所述保护层的厚度为0.5nm～1.5nm。

7、根据本公开另一些实施例，形成所述第一栅极以及所述第二栅极的方法包括：在所述pmos区的所述保护层表面形成所述第一栅极；在所述nmos区的所述保护层表面形成所述第二栅极。

8、根据本公开另一些实施例，所述去除所述第二功函数层以及所述第一功函数层，直至露出所述保护层后，还包括：去除所述保护层。

9、根据本公开另一些实施例，形成所述第一功函数层的步骤包括：在所述nmos区和所述pmos区的所述栅介质层上形成第一功函数调节膜，所述第一功函数调节膜具有所述第一调节离子；在所述第一功函数调节膜表面形成第一初始盖层；去除所述nmos区的所述第一初始盖层以及所述第一功函数调节膜，位于所述pmos区的所述第一功函数调节膜作为第一功函数调节层，位于所述pmos区的所述第一初始盖层作为第一盖层，且所述第一盖层以及所述第一功函数调节层构成所述第一功函数层。

10、根据本公开另一些实施例，所述第一功函数调节层的材料包括含铝材料，所述第一调节离子包括铝离子；所述第一盖层的材料包括氮化钛。

11、根据本公开另一些实施例，形成所述第二功函数层的工艺步骤包括：形成第二功函数调节层，所述第二功函数调节层位于所述第一功函数层表面以及所述保护层表面，所述第二功函数调节层具有所述第二调节离子；在所述第二功函数调节层表面形成第二盖层，所述第二盖层以及所述第二功函数调节层构成所述第二功函数层。

12、根据本公开另一些实施例，所述第二功函数调节层的材料包括含镧材料，所述第二调节离子包括镧离子；所述第二盖层的材料包括氧化钛。

13、根据本公开另一些实施例，所述扩散工艺采用的工艺温度为900℃～1000℃；所述扩散工艺的工艺时间为8s～12s。

14、根据本公开另一些实施例，在进行所述扩散工艺之前，还包括：在所述pmos区的所述第二功函数层表面形成第一伪栅；在所述nmos区的所述第二功函数层表面形成第二伪栅；在去除所述第二功函数层以及所述第一功函数层之前，还包括：去除所述第一伪栅以及所述第二伪栅。

15、根据本公开另一些实施例，所述形成栅介质层包括：形成界面层，所述界面层位于所述基底的所述nmos区和所述pmos区表面；形成高k介质层，所述高k介质层位于所述界面层表面。

16、根据本公开另一些实施例，所述去除所述第二功函数层以及所述第一功函数层，直至露出所述保护层的方法包括：采用湿法刻蚀工艺，去除所述第二功函数层和所述第一功函数层；对所述保护层表面进行清洗处理。

17、根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构，包括：基底，所述基底包括pmos区和nmos区；栅介质层，所述栅介质层位于所述基底的所述nmos区和所述pmos区上；保护层，所述保护层位于所述栅介质层表面；第一栅极以及第二栅极，所述第一栅极位于所述pmos区的所述栅介质层上，所述第二栅极位于所述nmos区的所述栅介质层上。

18、根据本公开另一些实施例，所述保护层的厚度为0.5nm～1.5nm。

19、根据本公开另一些实施例，所述第一栅极和所述第二栅极均为金属栅极。

20、根据本公开另一些实施例，所述栅介质层包括：界面层，所述界面层位于所述基底的所述nmos区和所述pmos区表面；高k介质层，所述高k介质层位于所述界面层表面。

21、本公开实施例提供的技术方案至少具有以下优点：

22、本公开实施例提供的半导体结构的制造方法中，在pmos区的栅介质层上形成第一功函数层之前，且在pmos区和nmos区形成第二功函数层之前，先在栅介质层表面形成保护层；进行扩散工艺，使第一功函数层内的第一调节离子扩散至pmos区的栅介质层内，以调整pmos区形成的pmos晶体管的阈值电压，使第二功函层内的第二调节离子扩散至nmos区的栅介质层内，以调整nmos区形成的nmos晶体管的阈值电压；然后，去除第二功函数层和第一功函数层，在去除第二功函数层和第一功函数层的工艺步骤中，保护层对pmos区和nmos区的栅介质层起到保护作用，防止对栅介质层造成刻蚀损伤，保证栅介质层顶面具有良好的表面性能。具体地，nmos区待去除的功函数层为第二功函数层，而pmos区待去除的功函数层为第二功函数层和第一功函数层，也就是说，nmos区的功函数层较pmos区的功函数层更早被去除，由于保护层的存在，使得nmos区的栅介质层在去除功函数层的工艺步骤中受到保护层的保护，避免nmos区的栅介质层暴露在去除pmos区的功函数层的刻蚀环境中，从而避免nmos区的栅介质层受到刻蚀损伤，进而改善形成的半导体结构的电学性能。

技术特征：

1.一种半导体结构的制造方法，其特征在于，包括：

2.如权利要求1所述的制造方法，其特征在于，所述保护层的材料包括氮化钽或氮化钨。

3.如权利要求1所述的制造方法，其特征在于，所述保护层的厚度为3nm～4nm。

4.如权利要求1所述的制造方法，其特征在于，所述去除所述第二功函数层以及所述第一功函数层，直至露出所述保护层后，还包括：减薄所述保护层。

5.如权利要求4所述的制造方法，其特征在于，减薄后的所述保护层的厚度为0.5nm～1.5nm。

6.如权利要求4所述的制造方法，其特征在于，形成所述第一栅极以及所述第二栅极的方法包括：在所述pmos区的所述保护层表面形成所述第一栅极；在所述nmos区的所述保护层表面形成所述第二栅极。

7.如权利要求1所述的制造方法，其特征在于，所述去除所述第二功函数层以及所述第一功函数层，直至露出所述保护层后，还包括：去除所述保护层。

8.如权利要求1所述的制造方法，其特征在于，形成所述第一功函数层的步骤包括：

9.如权利要求7所述的制造方法，其特征在于，所述第一功函数调节层的材料包括含铝材料，所述第一调节离子包括铝离子；所述第一盖层的材料包括氮化钛。

10.如权利要求1所述的制造方法，其特征在于，形成所述第二功函数层的工艺步骤包括：形成第二功函数调节层，所述第二功函数调节层位于所述第一功函数层表面以及所述保护层表面，所述第二功函数调节层具有所述第二调节离子；

11.如权利要求9所述的制造方法，其特征在于，所述第二功函数调节层的材料包括含镧材料，所述第二调节离子包括镧离子；所述第二盖层的材料包括氮化钛。

12.如权利要求1所述的制造方法，其特征在于，所述扩散工艺采用的工艺温度为900℃～1000℃；所述扩散工艺的工艺时间为8s～12s。

13.如权利要求1所述的制造方法，其特征在于，在进行所述扩散工艺之前，还包括：

14.如权利要求1所述的制造方法，其特征在于，所述形成栅介质层包括：

15.如权利要求1所述的制造方法，其特征在于，所述去除所述第二功函数层以及所述第一功函数层，直至露出所述保护层的方法包括：

16.一种半导体结构，其特征在于，包括：

17.如权利要求16所述的半导体结构，其特征在于，所述保护层的厚度为0.5nm～1.5nm。

18.如权利要求16所述的半导体结构，其特征在于，所述第一栅极和所述第二栅极均为金属栅极。

19.如权利要求16所述的半导体结构，其特征在于，所述栅介质层包括：

技术总结
本公开实施例涉及半导体领域，提供一种半导体结构及其制造方法，半导体结构的制造方法包括：提供包括PMOS区和NMOS区的基底，PMOS区和NMOS区的基底上形成有栅介质层；形成保护层；形成第一功函数层，第一功函数层位于PMOS区的保护层上，第一功函数层内具有第一调节离子；形成第二功函数层，第二功函数层内具有第二调节离子；进行扩散工艺，使第一调节离子扩散至PMOS区的栅介质层内，使第二调节离子扩散至NMOS区的栅介质层内；去除第二功函数层以及第一功函数层，直至露出保护层；形成第一栅极以及第二栅极，第一栅极位于PMOS区上，第二栅极位于NMOS区上。至少可以解决去除PMOS区和NMOS区的功函数层对栅介质层带来的刻蚀损伤的问题。

技术研发人员：刘洋
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：
技术公布日：2024/1/12