半导体器件以及用于制造半导体器件的方法与流程

1.本公开涉及半导体器件以及用于制造半导体器件的方法。


背景技术：

2.尽管电压随着半导体元件的小型化而降低，但是存在内部提供升压电路或电源电压本身为约12v的情况，该情况的一示例是车辆应用。为了应对这样的应用，通常进行：将高电压晶体管与低电压晶体管一起形成在同一半导体元件内。在同一半导体元件内形成低电压晶体管和高电压晶体管的过程中，存在栅电极的高度被不均匀地形成的问题。


技术实现要素：

3.本公开的各种实施方式提供一种半导体器件以及用于制造半导体器件的方法，其能够使形成在同一基板上的低电压晶体管、中间电压晶体管和高电压晶体管具有拥有相同厚度的各自的栅电极和拥有不同厚度的各自的栅极绝缘层，从而形成在基板上的相同水平处。
4.根据一实施方式，提供一种半导体器件，该半导体器件可以包括：基板，在其上限定第一区域和第二区域；在第一区域中的第一有源区；从第一有源区突出的有源图案；在第二区域中的第二有源区；在有源图案上的第一栅电极；在第二有源区上的第二栅电极；在有源图案和第一栅电极之间的第一栅极绝缘层，第一栅极绝缘层包括第一-第一绝缘层；以及在第二有源区和第二栅电极之间的第二栅极绝缘层，第二栅极绝缘层包括第二-第一绝缘层和在第二-第一绝缘层下面的第二-第二绝缘层，其中在垂直方向上与有源图案重叠的第一栅电极在垂直方向上的厚度等于在垂直方向上与第二有源区重叠的第二栅电极在垂直方向上的厚度，该垂直方向是与基板的上表面垂直的方向，第一栅电极的上表面形成在与第二栅电极的上表面相同的水平处。
5.根据一示例性实施方式，提供一种半导体器件，该半导体器件可以包括：基板，在其上限定第一区域、第二区域和第三区域；在第一区域中的第一有源区；从第一有源区突出的有源图案；在第二区域中的第二有源区；在第三区域中的第三有源区；在有源图案上的第一栅电极；在第二有源区上的第二栅电极；在第三有源区上的第三栅电极；在有源图案和第一栅电极之间的第一栅极绝缘层，第一栅极绝缘层包括第一-第一绝缘层；在第二有源区和第二栅电极之间的第二栅极绝缘层，第二栅极绝缘层包括第二-第一绝缘层和在第二-第一绝缘层下面的第二-第二绝缘层；以及在第三有源区和第三栅电极之间的第三栅极绝缘层，第三栅极绝缘层包括第三-第一绝缘层、在第三-第一绝缘层下面的第三-第二绝缘层以及在第三-第二绝缘层下面的第三-第三绝缘层，其中在垂直方向上与有源图案重叠的第一栅电极在垂直方向上的厚度、在垂直方向上与第二有源区重叠的第二栅电极在垂直方向上的厚度以及在垂直方向上与第三有源区重叠的第三栅电极在垂直方向上的厚度彼此相等，该垂直方向是与基板的上表面垂直的方向，以及其中第一栅电极的上表面、第二栅电极的上表面和第三栅电极的上表面形成在基板上的相同水平处。
6.根据一示例性实施方式，提供一种用于制造半导体器件的方法。该方法可以包括：提供在其中限定第一区域、第二区域和第三区域的基板；蚀刻在第二区域处的基板的上表面以形成第一沟槽，以及蚀刻在第三区域处的基板的上表面以形成第二沟槽；在第一沟槽和第二沟槽中的每个内部形成第一绝缘材料层；蚀刻在第一区域处的基板以形成有源图案；蚀刻在第一区域至第三区域中的每个处的基板以形成第一有源区、第二有源区和第三有源区；蚀刻形成在第三有源区上的第一绝缘材料层的至少一部分；在第三有源区上形成第二绝缘材料层；蚀刻形成在第二有源区上的第一绝缘材料层；在第三有源区的第二绝缘材料层和第二有源区中的每个上形成第三绝缘材料层；在有源图案、形成在第二有源区上的第三绝缘材料层和形成在第三有源区上的第三绝缘材料层中的每个上形成绝缘层；以及在有源图案上的绝缘层上形成第一栅电极，在第二有源区上的绝缘层上形成第二栅电极，以及在第三有源区上的绝缘层上形成第三栅电极，其中在垂直方向上与有源图案重叠第一栅电极在垂直方向上的厚度、在垂直方向上与第二有源区重叠的第二栅电极在垂直方向上的厚度以及在垂直方向上与第三有源区重叠的第三栅电极在垂直方向上的厚度彼此相等，该垂直方向是与基板的上表面垂直的方向，以及其中第一栅电极的上表面、第二栅电极的上表面和第三栅电极的上表面形成在相同的水平处。
7.然而，多个方面不限于这里所述的方面。通过参照下面给出的详细描述，以上和其它的方面将对于本公开所属的领域内的普通技术人员变得更加明显。
附图说明
8.通过参照附图详细描述本公开的示例性实施方式，本公开的以上和其它的方面和特征将变得更加明显，附图中：
9.图1是用于说明根据实施方式的半导体器件的示意性布局图；
10.图2是沿着图1的线a-a'、线b-b'、线c-c'和线d-d'中的每个截取的剖视图；
11.图3至图20是用于说明根据实施方式的用于制造半导体器件的方法的中间阶段图；
12.图21至图27是用于说明根据实施方式的用于制造半导体器件的方法的中间阶段图；
13.图28是用于说明根据实施方式的半导体器件的剖视图；
14.图29至图32是用于说明根据实施方式的用于制造半导体器件的方法的中间阶段图；以及
15.图33是用于说明根据实施方式的半导体器件的剖视图。
具体实施方式
16.这里描述的实施方式是示例实施方式，因此，本发明构思不限于此并且可以以各种其它形式来实现。
17.将理解，当一元件或层被称为在另一元件或层“上方”、“之上”、“上”、“之下”、“下方”、“下面”、“连接到”或“联接到”另一元件或层时，它可以直接在另一元件或层上方、之上、上、之下、下方、下面、直接连接到或联接到另一元件或层，或者可以存在居间的元件或层。相反，当一元件被称为“直接在”另一元件或层“上方”、“直接在”另一元件或层“之上”、“直接在”另一元件或层“上”、“直接在”另一元件或层“之下”、“直接在”另一元件或层“下方”、“直接在”另一元件或层“下面”、“直接连接到”或“直接联接到”另一元件或层时，不存在居间的元件或层。
18.将理解，尽管术语第一、第二、第三、第四、第一-第一(first-first)、第一-第二(first-second)等可以在这里用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一区域、层或部分区别开。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而没有脱离本发明构思的教导。
19.如这里所用的，诸如
“……
中的至少一个”的表述，当在一列元件之后时，修饰整列元件，而不是修饰该列表的个别元件。例如，表述“a、b和c中的至少一个”应当被理解为包括仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、或a、b和c的全部。
20.尽管根据一些实施方式的半导体器件的附图示出具有鳍型图案形状的沟道区的鳍型晶体管(finfet)作为示例，但是本公开不限于此。在一些其它的实施方式中，对应的半导体器件可以包括具有纳米片作为其沟道区的mbcfet
tm
(多桥沟道场效应晶体管)。
21.在下文，将参照图1和图2描述根据实施方式的半导体器件。
22.图1是用于说明根据一些实施方式的半导体器件的示意性布局图。图2是沿着图1的线a-a'、线b-b'、线c-c'和线d-d'中的每个截取的剖视图。
23.参照图1和图2，根据实施方式的半导体器件包括基板100、场绝缘层105、第一至第三栅电极g1、g2和g3、第一至第三栅极绝缘层、第一至第三栅极间隔物121、122和123、第一至第三盖图案131、132和133、第一至第三源极/漏极区sd1、sd2和sd3、第一层间绝缘层140、蚀刻停止层150以及第二层间绝缘层160。
24.基板100可以是硅基板或soi(绝缘体上硅)。相比之下，基板100可以包括但不限于硅锗、sgoi(绝缘体上硅锗)、锑化铟、铅碲化合物、铟砷、磷化铟、砷化镓或锑化镓。然而，本公开不限于此。
25.第一至第三区域i、ii和iii可以被限定在基板100上。根据一实施方式，低电压晶体管可以设置在第一区域i处的基板100上，中间电压晶体管可以设置在第二区域ii处的基板100上，高电压晶体管可以设置在第三区域iii处的基板100上。
26.第一至第三有源区ar1、ar2和ar3中的每个可以在基板100上在第一水平方向dr1上延伸。第一至第三有源区ar1、ar2和ar3中的每个可以在垂直方向dr3上从基板100突出。第一至第三有源区ar1、ar2和ar3中的每个可以是基板100的一部分，或者可以是或可以包括从基板100生长的外延层。
27.第一有源区ar1可以设置在第一区域i中，第二有源区ar2可以设置在第二区域ii中，第三有源区ar3可以设置在第三区域iii中。第一有源区ar1可以由形成在第一区域i中的第一深沟槽dt1限定。第二有源区ar2可以由形成在第二区域ii中的第二深沟槽dt2限定。第三有源区ar3可以由形成在第三区域iii中的第三深沟槽dt3限定。
28.第一有源图案f1和第二有源图案f2可以形成为在第一有源区ar1上在第一水平方向dr1上延伸。第一有源图案f1和第二有源图案f2中的每个可以在垂直方向dr3上从第一有源区ar1突出。第二有源图案f2可以在与第一水平方向dr1不同的第二水平方向dr2上与第一有源图案f1间隔开。第一有源图案f1和第二有源图案f2中的每个可以用作形成在第一区
域i中的对应晶体管的沟道结构。
29.根据一实施方式，第二有源区ar2的上表面可以形成在比第一有源图案f1的上表面低的水平处。第二有源区ar2的上表面可以形成在第一有源区ar1的上表面和第一有源图案f1的上表面之间的水平处。第三有源区ar3的上表面可以形成在比第二有源区ar2的上表面低的水平处。第二有源区ar2的上部和第三有源区ar3的上部可以分别用作形成在第二区域ii和第三区域iii中的对应晶体管的沟道结构。
30.场绝缘层105可以设置在基板100上。场绝缘层105可以围绕第一至第三有源区ar1、ar2和ar3中的每个的侧壁。场绝缘层105可以围绕第一有源图案f1和第二有源图案f2中的每个的侧壁。第一有源图案f1和第二有源图案f2中的每个可以在垂直方向dr3上突出到场绝缘层105的上表面的水平上方。场绝缘层105可以包括例如氧化物膜、氮化物膜、氮氧化物膜或它们的组合膜。
31.第一栅电极g1可以在第一有源区ar1上在第二水平方向dr2上延伸。第一栅电极g1可以设置在第一有源图案f1和第二有源图案f2上。第二栅电极g2可以在第二有源区ar2上在第二水平方向dr2上延伸。第三栅电极g3可以在第三有源区ar3上在第二水平方向dr2上延伸。
32.第一至第三栅电极g1、g2和g3在垂直方向dr3上的厚度可以彼此相等。例如，在垂直方向dr3上与第一有源图案f1重叠的第一栅电极g1在垂直方向dr3上的第一厚度t1、在垂直方向dr3上与第二有源区ar2重叠的第二栅电极g2在垂直方向dr3上的第二厚度t2以及在垂直方向dr3上与第三有源区ar3重叠的第三栅电极g3在垂直方向dr3上的第三厚度t3可以彼此相等。
33.第一至第三栅电极g1、g2和g3的上表面可以形成在基板100上的相同水平处。例如，第一栅电极g1的与第一盖图案131的底表面接触的上表面g1u、第二栅电极g2的与第二盖图案132的底表面接触的上表面g2u以及第三栅电极g3的与第三盖图案133的底表面接触的上表面g3u可以形成在基板100上的相同水平处。
34.第一至第三栅电极g1、g2和g3中的每个可以包括例如钛氮化物(tin)、钽碳化物(tac)、钽氮化物(tan)、钛硅氮化物(tisin)、钽硅氮化物(tasin)、钽钛氮化物(tatin)、钛铝氮化物(tialn)、钽铝氮化物(taaln)、钨氮化物(wn)、钌(ru)、钛铝(tial)、钛铝碳氮化物(tialc-n)、钛铝碳化物(tialc)、钛碳化物(tic)、钽碳氮化物(tacn)、钨(w)、铝(al)、铜(cu)、钴(co)、钛(ti)、钽(ta)、镍(ni)、铂(pt)、镍铂(ni-pt)、铌(nb)、铌氮化物(nbn)、铌碳化物(nbc)、钼(mo)、钼氮化物(mon)、钼碳化物(moc)、钨碳化物(wc)、铑(rh)、钯(pd)、铱(ir)、锇(os)、银(ag)、金(au)、锌(zn)、钒(v)及其组合中的至少一种。第一至第三栅电极g1、g2和g3中的每个可以包括导电的金属氧化物、导电的金属氮氧化物等，并可以包括上述物质被氧化的形式。
35.第一源极/漏极区sd1可以设置在第一栅电极g1的至少一侧。第一源极/漏极区sd1可以设置在第一有源图案f1和第二有源图案f2中的每个上。第二源极/漏极区sd2可以设置在第二栅电极g2的至少一侧。第二源极/漏极区sd2可以设置在第二有源区ar2上。第三源极/漏极区sd3可以设置在第三栅电极g3的至少一侧。第三源极/漏极区sd3可以设置在第三有源区ar3上。
36.根据一实施方式，第二源极/漏极区sd2的上表面可以形成在比第一源极/漏极区
sd1的上表面低的水平处。第三源极/漏极区sd3的上表面可以形成在比第二源极/漏极区sd2的上表面低的水平处。根据一实施方式，第三源极/漏极区sd3在垂直方向dr3上的厚度可以大于第二源极/漏极区sd2在垂直方向dr3上的厚度。
37.第一栅极间隔物121可以沿着第一栅电极g1的两个侧壁在第二水平方向dr2上延伸。第二栅极间隔物122可以沿着第二栅电极g2的两个侧壁在第二水平方向dr2上延伸。第三栅极间隔物123可以沿着第三栅电极g3的两个侧壁在第二水平方向dr2上延伸。
38.第一至第三栅极间隔物121、122和123中的每个可以包括例如硅氮化物(sin)、硅氮氧化物(sion)、硅氧化物(sio2)、硅氧碳氮化物(siocn)、硅硼氮化物(sibn)、硅氧硼氮化物(siobn)、硅碳氧化物(sioc)及其组合中的至少一种。
39.在第一区域i中，第一栅极绝缘层111可以包括第一绝缘层111。第一栅极绝缘层111可以由包括第一绝缘层111的单个膜形成。第一栅极绝缘层111可以设置在第一栅极间隔物121之间。
40.在第一区域i中，第一绝缘层111可以沿着第一栅电极g1的侧壁和底表面设置。根据一实施方式，第一绝缘层111可以设置在第一有源图案f1和第一栅电极g1之间。第一绝缘层111可以设置在场绝缘层105和第一栅电极g1之间。第一绝缘层111可以设置在第一栅极间隔物121和第一栅电极g1之间。
41.在第二区域ii中，第二栅极绝缘层111和112可以包括第二绝缘层112和设置在第二绝缘层112上的第一绝缘层111。第一绝缘层111可以沿着第二栅电极g2的侧壁和底表面设置。第二栅极绝缘层111和112可以设置在第二栅极间隔物122之间。
42.根据一实施方式，在第二区域ii中，第一绝缘层111可以设置在第二有源区ar2和第二栅电极g2之间。第一绝缘层111可以设置在第二栅极间隔物122和第二栅电极g2之间。根据一实施方式，第二绝缘层112可以设置在第二有源区ar2和第一绝缘层111之间。
43.根据一实施方式，在第二区域ii中，第二绝缘层112在第一水平方向dr1上的宽度可以等于第一绝缘层111在第一水平方向dr1上的宽度。根据一实施方式，第二绝缘层112在垂直方向dr3上的厚度可以大于第一绝缘层111在垂直方向dr3上的厚度。
44.在第三区域iii中，第三栅极绝缘层111、112和113可以包括第一绝缘层111、第二绝缘层112和第三绝缘层113。第一绝缘层111可以沿着第三栅电极g3的侧壁和底表面设置。第三栅极绝缘层111、112和113可以设置在第三栅极间隔物123之间。
45.根据一实施方式，在第三区域iii中，第一绝缘层111可以设置在第三有源区ar3和第三栅电极g3之间。第一绝缘层111可以设置在第三栅极间隔物123和第三栅电极g3之间。根据一实施方式，第二绝缘层112可以设置在第三有源区ar3和第一绝缘层111之间。根据一实施方式，第三绝缘层113可以设置在第三有源区ar3和第二绝缘层112之间。
46.根据一实施方式，第三绝缘层113在第一水平方向dr1上的宽度可以等于第二绝缘层112在第一水平方向dr1上的宽度和第一绝缘层111在第一水平方向dr1上的宽度中的每个。根据一实施方式，第三绝缘层113在垂直方向dr3上的厚度可以大于第二绝缘层112在垂直方向dr3上的厚度。
47.第一绝缘层111可以包括例如硅氧化物(sio2)、硅氮氧化物(sion)、硅氮化物(sin)和具有比硅氧化物(sio2)的介电常数大的介电常数的高介电常数材料中的至少一种。高介电常数材料可以包括例如铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化
物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的一种或更多种。
48.第二绝缘层112和第三绝缘层113中的每个可以包括例如硅氧化物(sio2)。在一些其它的实施方式中，第二绝缘层112和第三绝缘层113中的每个可以包括硅氮氧化物(sion)、硅氮化物(sin)或具有比硅氧化物(sio2)高的介电常数的高介电常数材料。
49.第一盖图案131可以设置在第一栅电极g1、第一绝缘层111和第一栅极间隔物121上。第一盖图案131可以在第二水平方向dr2上延伸。第二盖图案132可以设置在第二栅电极g2、第一绝缘层111和第二栅极间隔物122上。第二盖图案132可以在第二水平方向dr2上延伸。第三盖图案133可以设置在第三栅电极g3、第一绝缘层111和第三栅极间隔物123上。第三盖图案133可以在第二水平方向dr2上延伸。
50.第一至第三盖图案131、132和133中的每个可以包括例如硅氮化物(sin)、硅氮氧化物(sion)、硅氧化物(sio2)、硅碳氮化物(sicn)、硅氧碳氮化物(siocn)及其组合中的至少一种。
51.第一层间绝缘层140可以设置在场绝缘层105上。第一层间绝缘层140可以设置在第一至第三源极/漏极区sd1、sd2和sd3以及第一至第三栅极间隔物121、122和123中的每个上。根据一实施方式，第一层间绝缘层140的上表面可以形成在基板100上的与第一至第三盖图案131、132和133的上表面相同的水平处。
52.第一层间绝缘层140可以包括例如硅氧化物、硅氮化物、硅碳氧化物、硅氮氧化物、硅氧碳氮化物和低介电常数材料中的至少一种。低介电常数材料可以包括例如氟化原硅酸四乙酯(fteos)、氢倍半硅氧烷(hsq)、双苯并环丁烯(bcb)、原硅酸四甲酯(tmos)、八甲基环四硅氧烷(omcts)、六甲基二硅氧烷(hmds)、三甲基硅烷硼酸酯(tmsb)、二乙酰氧基二叔丁氧基硅氧烷(dadbs)、三甲基硅烷磷酸酯(tmsp)、聚四氟乙烯(ptfe)、东燃硅氮烷(tosz)、氟化物硅酸盐玻璃(fsg)、诸如聚环氧丙烷的聚酰亚胺纳米泡沫、碳掺杂的硅氧化物(cdo)、有机硅酸盐玻璃(osg)、silk、非晶氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或其组合。然而，本公开不限于此。
53.蚀刻停止层150可以设置在第一层间绝缘层140以及第一至第三盖图案131、132和133中的每个上。尽管图2示出蚀刻停止层150形成为单个膜，但是本公开不限于此。在一些其它的实施方式中，蚀刻停止层150可以形成为多个膜。蚀刻停止层150可以包括例如硅氧化物、硅氮化物、硅氮氧化物和低介电常数材料中的至少一种。
54.第二层间绝缘层160可以设置在蚀刻停止层150上。第二层间绝缘层160可以包括例如硅氧化物、硅氮化物、硅氮氧化物和低介电常数材料中的至少一种。
55.在下文，将参照图2至图20描述根据一些实施方式的用于制造半导体器件的方法。
56.图3至图20是用于说明根据实施方式的用于制造图1和图2所示的半导体器件的方法的中间阶段图。
57.参照图3，可以提供在其中限定第一至第三区域i、ii和iii的基板100。随后，可以在基板100的上表面上形成第一掩模图案m1。随后，可以通过使用第一掩模图案m1作为掩模蚀刻在第二区域ii处的基板100的上表面来形成第一沟槽tr1。此外，可以通过使用第一掩模图案m1作为掩模蚀刻在第三区域iii处的基板100的上表面来形成第二沟槽tr2。根据一实施方式，第一沟槽tr1和第二沟槽tr2可以形成为具有相等的深度。也就是，第一沟槽tr1
的下表面和第二沟槽tr2的下表面可以形成在基板100上的相同水平处。
58.参照图4，第一绝缘材料层10可以形成在第一沟槽tr1和第二沟槽tr2中的每个内部。第一绝缘材料层10可以包括例如硅氧化物(sio2)。之后，可以通过平坦化工艺去除第一掩模图案m1。结果，基板100的上表面和第一绝缘材料层10的上表面可以共面。
59.参照图5，可以在基板100的上表面和第一绝缘材料层10上形成第二掩模图案m2。随后，通过使用第二掩模图案m2作为掩模蚀刻在第一区域i处的基板100的一部分，可以形成在第一水平方向dr1上延伸的第一有源图案f1和第二有源图案f2。
60.参照图6，场绝缘层105可以形成为围绕第一有源图案f1和第二有源图案f2中的每个的侧壁以及第二掩模图案m2的侧壁。根据一实施方式，场绝缘层105的上表面可以形成在与第二掩模图案m2的上表面相同的平面上。
61.参照图7，第三掩模图案m3可以形成在场绝缘层105和第二掩模图案m2上。随后，可以使用第三掩模图案m3作为掩模来蚀刻第二掩模图案m2的一部分、第一绝缘材料层10的一部分、场绝缘层105的一部分和基板100的一部分。通过此蚀刻工艺，第一深沟槽dt1可以形成在第一区域i处的基板100上，第二深沟槽dt2可以形成在第二区域ii处的基板100上，第三深沟槽dt3可以形成在第三区域iii处的基板100上。
62.结果，可以在第一区域i处的基板100上形成由第一深沟槽dt1限定的第一有源区ar1，可以在第二区域ii处的基板100上形成由第二深沟槽dt2限定的第二有源区ar2，可以在第三区域iii处的基板100上形成由第三深沟槽dt3限定的第三有源区ar3。第一至第三有源区ar1、ar2和ar3中的每个可以在第一水平方向dr1上延伸。
63.参照图8，场绝缘层105可以进一步形成在第一至第三深沟槽dt1、dr2和dr3中的每个内部。随后，可以通过平坦化工艺去除第三掩模图案m3和第二掩模图案m2。结果，第一有源图案f1和第二有源图案f2中的每个的上表面、场绝缘层105的上表面和第一绝缘材料层10的上表面可以形成在基板100上的相同水平处。
64.参照图9，第四掩模图案m4可以形成在第一区域i和第二区域ii中。随后，可以使用第四掩模图案m4作为掩模来蚀刻形成在第三区域iii中的场绝缘层105的一部分和第一绝缘材料层10。例如，可以完全蚀刻形成在第三区域iii中的第一绝缘材料层10。
65.参照图10，第二绝缘材料层20可以形成在第三有源区ar3上。根据一实施方式，第三有源区ar3的上部的一部分可以被氧化以形成第二绝缘材料层20。第二绝缘材料层20可以包括例如硅氧化物(sio2)。
66.参照图11，可以在第一区域i和第三区域iii中形成第一保护层30。第一保护层30可以暴露形成在第三区域iii中的第二绝缘材料层20的一部分。
67.随后，可以使用第一保护层30作为掩模来蚀刻形成在第二区域ii中的第四掩模图案m4、场绝缘层105的一部分和第一绝缘材料层10。例如，可以完全蚀刻形成在第二区域ii中的第一绝缘材料层10。此外，可以通过使用第一保护层30作为掩模蚀刻第二绝缘材料层20的在第三区域iii中暴露的部分来形成注入沟槽it。第三有源区ar3的上表面可以通过注入沟槽it暴露。
68.参照图12，第二源极/漏极区sd2可以形成在第二有源区ar2中。此外，第三源极/漏极区sd3可以通过注入沟槽it形成在第三有源区ar3中。随后，可以去除第一保护层30。根据一实施方式，第三源极/漏极区sd3在垂直方向dr3上的厚度可以形成为大于第二源极/漏极
区sd2在垂直方向dr3上的厚度。
69.参照图13，第三绝缘材料层40可以形成在第一至第三区域i、ii和iii中。例如，第三绝缘材料层40可以共形地形成。例如，形成在第二区域ii和第三区域iii中的第三绝缘材料层40的上表面可以形成在与第一有源图案f1的上表面相同的水平处。第三绝缘材料层40可以包括例如硅氧化物(sio2)。
70.参照图14，可以去除形成在第一区域i中的第三绝缘材料层40。随后，可以在形成于第一区域i中的第四掩模图案m4以及形成于第二区域ii和第三区域iii中的第三绝缘材料层40上形成第五掩模图案m5。
71.参照图15，可以在第二区域ii和第三区域iii中的第五掩模图案m5上形成第二保护层50。随后，可以使用第二保护层50作为掩模来蚀刻第一区域i中的第五掩模图案m5和第四掩模图案m4。此外，可以蚀刻场绝缘层105的一部分以暴露第一有源图案f1和第二有源图案f2中的每个的上部。
72.参照图16，可以去除形成在第二区域ii和第三区域iii中的第二保护层50和第五掩模图案m5。随后，可以在形成于第一区域i中的第一有源图案f1和第二有源图案f2、形成于第一区域i中的场绝缘层105以及形成于第二区域ii和第三区域iii中的第三绝缘材料层40上形成虚设栅极材料层dgm。
73.参照图17，可以在虚设栅极材料层dgm上形成第六掩模图案m6。接下来，可以使用第六掩模图案m6作为掩模蚀刻虚设栅极材料层dgm。通过此蚀刻工艺，可以在第一至第三区域i、ii和iii中的每个中形成在第二水平方向dr2上延伸的多个虚设栅极dg。
74.当形成所述多个虚设栅极dg时，第二区域ii中的第三绝缘材料层40可以被蚀刻。剩余的未蚀刻的第三绝缘材料层40可以被定义为第二绝缘层112。此外，当形成所述多个虚设栅极dg时，第三区域iii中的第三绝缘材料层40和第二绝缘材料层20可以被蚀刻。第三区域iii中的未蚀刻的第三绝缘材料层40也可以被定义为第二绝缘层112，第三区域iii中的未蚀刻的第二绝缘材料层20可以被定义为第三绝缘层113。
75.参照图18，可以在所述多个虚设栅极dg的在第一水平方向dr1上的两个侧壁上形成栅极间隔物。例如，第一栅极间隔物121可以形成在第一区域i中的虚设栅极dg的两个侧壁上，第二栅极间隔物122可以形成在第二区域ii中的虚设栅极dg的两个侧壁上，第三栅极间隔物123可以形成在第三区域iii中的虚设栅极dg的两个侧壁上。
76.第一栅极间隔物121也可以形成在第一区域i中的第六掩模图案m6的侧壁上。第二栅极间隔物122也可以形成在第二区域ii中的第六掩模图案m6的侧壁和第二区域ii中的第二绝缘层112的侧壁中的每个上。第三栅极间隔物123也可以形成在第三区域iii中的第六掩模图案m6的侧壁、第三区域iii中的第二绝缘层112的侧壁以及第三区域iii中的第三绝缘层113的侧壁上。
77.随后，可以在第二区域ii和第三区域iii中形成第三保护层60。随后，可以使用第一区域i中的虚设栅极dg和第一栅极间隔物121作为掩模来蚀刻第一有源图案f1的一部分。随后，可以在第一有源图案f1的一部分被蚀刻的部分中形成第一源极/漏极区sd1。
78.参照图19，可以去除第三保护层60。随后，可以在第一至第三栅极间隔物121、122和123、第一至第三源极/漏极区sd1、sd2和sd3以及第六掩模图案m6上形成第一层间绝缘层140。随后，可以通过平坦化工艺去除第一层间绝缘层140的一部分和第六掩模图案m6以暴
露多个虚设栅极dg。
79.之后，可以去除所述多个虚设栅极dg以形成第一至第三栅极沟槽gt1、gt2和gt3。根据一实施方式，第一栅极沟槽gt1可以在第一区域i中由第一栅极间隔物121限定在第一有源图案f1上。第二栅极沟槽gt2可以在第二区域ii中由第二栅极间隔物122限定在第二绝缘层112上。第三栅极沟槽gt3可以在第三区域iii中由第三栅极间隔物123限定在第二绝缘层112上。
80.参照图20，可以在第一有源图案f1、形成于第二有源区ar2上的第二绝缘层112和形成于第三有源区ar3上的第二绝缘层112中的每个上形成第一绝缘层111。
81.例如，第一绝缘层111可以在第一区域i中沿着第一栅极沟槽(图19的gt1)的侧壁和底表面形成。第一绝缘层111可以在第二区域ii中沿着第二栅极沟槽(图19的gt2)的侧壁和底表面形成。第一绝缘层111可以在第三区域iii中沿着第三栅极沟槽(图19的gt3)的侧壁和底表面形成。
82.随后，可以在第一绝缘层111上形成栅电极。例如，可以在第一区域i中在第一绝缘层111上形成第一栅电极g1。可以在第二区域ii中在第一绝缘层111上形成第二栅电极g2。可以在第三区域iii中在第一绝缘层111上形成第三栅电极g3。第一至第三栅电极g1、g2和g3中的每个可以在第二水平方向dr2上延伸。
83.随后，可以在第一栅电极g1、第一绝缘层111和第一栅极间隔物121上形成第一盖图案131。可以在第二栅电极g2、第一绝缘层111和第二栅极间隔物122上形成第二盖图案132。可以在第三栅电极g3、第一绝缘层111和第三栅极间隔物123上形成第三盖图案133。
84.第一至第三栅电极g1、g2和g3中的每个在垂直方向dr3上的厚度可以形成为彼此相等。例如，在垂直方向dr3上与第一有源图案f1重叠的第一栅电极g1在垂直方向dr3上的第一厚度(图2的t1)、在垂直方向dr3上与第二有源区ar2重叠的第二栅电极g2在垂直方向dr3上的第二厚度(图2的t2)以及在垂直方向dr3上与第三有源区ar3重叠的第三栅电极g3在垂直方向dr3上的第三厚度(图2的t3)可以形成为彼此相等。
85.第一至第三栅电极g1、g2和g3中的每个的上表面可以形成在基板100上的相同水平处。例如，第一栅电极g1的与第一盖图案131的最下表面接触的上表面g1u、第二栅电极g2的与第二盖图案132的最下表面接触的上表面g2u以及第三栅电极g3的与第三盖图案133的最下表面接触的上表面g3u可以形成在基板100上的相同水平处。
86.随后，蚀刻停止层150和第二层间绝缘层160可以依次形成在第一至第三盖图案131、132和133中的每个以及第一层间绝缘层140上，如图2所示。
87.根据以上实施方式的半导体器件以及用于制造半导体器件的方法能够使形成在同一基板上的低电压晶体管、中间电压晶体管和高电压晶体管具有拥有相同厚度的各自的栅电极以及拥有不同厚度的各自的栅极绝缘层，从而形成在基板上的相同水平处。
88.在下文，将参照图21至图27描述根据另一些实施方式的用于制造半导体器件的方法。下面将描述与图3至图20所示的用于制造半导体器件的方法的差异，将省略重复的描述。
89.图21至图27是用于说明根据另一些实施方式的用于制造半导体器件的方法的中间阶段图。
90.参照图21，提供基板100，在其中限定第一至第三区域i、ii和iii。随后，可以在基
板100的上表面上形成第一掩模图案m1。随后，可以使用第一掩模图案m1作为掩模蚀刻第二区域ii处的基板100的上表面以形成第一沟槽tr1。此外，可以使用第一掩模图案m1作为掩模蚀刻第三区域iii处的基板100的上表面以形成第三沟槽tr3。第三沟槽tr3可以形成为比第一沟槽tr1深。也就是，第三沟槽tr3的下表面可以形成在比第一沟槽tr1的下表面低的水平处。
91.参照图22，可以在第一沟槽tr1和第三沟槽tr3中的每个内部形成第一绝缘材料层10。之后，可以通过平坦化工艺去除第一掩模图案m1。
92.参照图23，可以在基板100的上表面和第一绝缘材料层10上形成第二掩模图案m2。随后，可以使用第二掩模图案m2作为掩模蚀刻第一区域i处的基板100的一部分以形成在第一水平方向dr1上延伸的第一有源图案f1和第二有源图案f2。
93.参照图24，可以形成场绝缘层105以围绕第一有源图案f1和第二有源图案f2中的每个的侧壁以及第二掩模图案m2的侧壁。例如，场绝缘层105的上表面可以形成在与第二掩模图案m2的上表面相同的平面上。
94.参照图25，可以在场绝缘层105和第二掩模图案m2上形成第三掩模图案m3。随后，可以使用第三掩模图案m3作为掩模蚀刻第二掩模图案m2的一部分、第一绝缘材料层10的一部分、场绝缘层105的一部分以及基板100的一部分。通过此蚀刻工艺，可以在第一区域i处的基板100上形成第一深沟槽dt1，在第二区域ii处的基板100上形成第二深沟槽dt2，可以在第三区域iii处的基板100上形成第三深沟槽dt3。
95.参照图26，场绝缘层105也可以形成在第一至第三深沟槽dt1、dr2和dr3中的每个内部。随后，可以通过平坦化工艺去除第三掩模图案m3和第二掩模图案m2。
96.参照图27，可以在第一区域i和第二区域ii中形成第四掩模图案m4。随后，可以使用第四掩模图案m4作为掩模蚀刻形成在第三区域iii中的场绝缘层105的一部分和第一绝缘材料层10的一部分。第三区域iii中剩余的未蚀刻的第一绝缘材料层10可以被定义为第二绝缘材料层20。例如，第三区域iii中的第二绝缘材料层20的上表面可以形成在与第二区域ii中的第二有源区ar2的上表面相同的水平处。
97.随后，在执行图11至图20所示的制造工艺之后，可以在第一至第三盖图案131、132和133中的每个以及第一层间绝缘层140上依次形成蚀刻停止层150和第二层间绝缘层160。图2所示的半导体器件可以通过上述方法制造。
98.在下文，将参照图28描述根据另一些实施方式的半导体器件。下面将描述与图1和图2所示的半导体器件的差异，并且将省略重复的描述。
99.图28是用于说明根据另一些实施方式的半导体器件的剖视图。
100.参照图28，在根据另一些实施方式的半导体器件中，第一绝缘层211可以形成在第一至第三栅电极g21、g22和g23中的每个的底表面上。根据一实施方式，第一栅电极g21的侧壁可以与第一栅极间隔物221接触。第二栅电极g22的侧壁可以与第二栅极间隔物222接触。第三栅电极g23的侧壁可以与第三栅极间隔物223接触。
101.第一盖图案231可以设置在第一栅电极g21上，第二盖图案232可以设置在第二栅电极g22上，第三盖图案233可以设置在第三栅电极g23上。第一盖图案231设置在第一栅极间隔物221之间，第二盖图案232设置在第二栅极间隔物222之间，第三盖图案233可以设置在第三栅极间隔物223之间。
102.第一至第三栅电极g21、g22和g23在垂直方向dr3上的厚度可以彼此相等。例如，在垂直方向dr3上与第一有源图案f1重叠的第一栅电极g21在垂直方向dr3上的第四厚度t4、在垂直方向dr3上与第二有源区ar2重叠的第二栅电极g22在垂直方向dr3上的第五厚度t5以及在垂直方向dr3上与第三有源区ar3重叠的第三栅电极g23在垂直方向dr3上的第六厚度t6可以彼此相等。
103.第一至第三栅电极g21、g22和g23的上表面可以形成在基板100上的相同水平处。例如，第一栅电极g21的与第一盖图案231的最下表面接触的上表面g21u、第二栅电极g22的与第二盖图案232的最下表面接触的上表面g22u以及第三栅电极g23的与第三盖图案233的最下表面接触的上表面g23u可以形成在基板100上的相同水平处。
104.在下文，将参照图28至图32描述根据另一些实施方式的用于制造半导体器件的方法。将描述与图3至图20所示的用于制造半导体器件的方法的差异，并且将省略重复的描述。
105.图29至图32是用于说明根据另一些实施方式的用于制造半导体器件的方法的中间阶段图。
106.参照图29，在执行图3至图15所示的制造工艺之后，可以去除在第二区域ii和第三区域iii中的第二保护层(图15的50)和第五掩模图案(图15的m5)。随后，可以在形成于第一区域i中的第一有源图案f1和第二有源图案f2、形成于第一区域i中的场绝缘层105以及形成于第二区域ii和第三区域iii中的第三绝缘材料层40上形成第四绝缘材料层80。例如，可以共形地形成第四绝缘材料层80。
107.随后，可以在第一至第三区域i、ii和iii中的第四绝缘材料层80上形成栅极材料层gm。栅极材料层gm的上表面可以通过平坦化工艺平坦地形成。接下来，可以在第一至第三区域i、ii和iii中的栅极材料层gm上形成盖材料层130m。例如，可以共形地形成盖材料层130m。
108.参照图30，通过图案化工艺，蚀刻第四绝缘材料层80以形成第一绝缘层211，并且可以蚀刻栅极材料层gm以形成第一至第三栅电极g21、g22和g23。
109.具体地，第六掩模图案m6可以形成在盖材料层130m上。接下来，可以使用第六掩模图案m6作为掩模来蚀刻盖材料层130m、栅极材料层gm、第四绝缘材料层80、第三绝缘材料层40和第二绝缘材料层20。
110.例如，在第一区域i中，通过利用第六掩模图案m6作为掩模，可以蚀刻盖材料层130m以形成第一盖图案231，可以蚀刻栅极材料层gm以形成第一栅电极g21，可以蚀刻第四绝缘材料层80以形成第一绝缘层211。
111.此外，在第二区域ii中，通过利用第六掩模图案m6作为掩模，可以蚀刻盖材料层130m以形成第二盖图案232，可以蚀刻栅极材料层gm以形成第二栅电极g22，可以蚀刻第四绝缘材料层80以形成第一绝缘层211，可以蚀刻第三绝缘材料层40以形成第二绝缘层112。
112.此外，在第三区域iii中，通过利用第六掩模图案m6作为掩模，可以蚀刻盖材料层130m以形成第三盖图案233，可以蚀刻栅极材料层gm以形成第三栅电极g23，可以蚀刻第四绝缘材料层80以形成第一绝缘层211，可以蚀刻第三绝缘材料层40以形成第二绝缘层112，可以蚀刻第二绝缘材料层20以形成第三绝缘层113。
113.参照图31，可以去除第六掩模图案m6。随后，在第一区域i中，可以在第一盖图案
231、第一栅电极g21和第一绝缘层211中的每个在第一水平方向dr1上的两个侧壁上形成第一栅极间隔物221。
114.此外，在第二区域ii中，可以在第二盖图案232、第二栅电极g22、第一绝缘层211和第二绝缘层112中的每个在第一水平方向dr1上的两个侧壁上形成第二栅极间隔物222。此外，在第三区域iii中，可以在第三盖图案233、第三栅电极g23、第一绝缘层211、第二绝缘层112和第三绝缘层113在第一水平方向dr1上的两个侧壁上形成第三栅极间隔物223。
115.参照图32，可以在第二区域ii和第三区域iii中形成第三保护层60。随后，可以使用第一区域i中的第一盖图案231和第一栅极间隔物221作为掩模来蚀刻第一有源图案f1的一部分。随后，可以在第一有源图案f1的一部分被蚀刻的地方形成第一源极/漏极区sd1。
116.参照图28，可以去除第三保护层60。随后，可以在第一至第三栅极间隔物221、222和223、第一至第三源极/漏极区sd1、sd2和sd3以及第一至第三盖图案231、232和233上形成第一层间绝缘层140。随后，可以通过平坦化工艺去除第一层间绝缘层140的一部分以暴露第一至第三盖图案231、232和233。
117.随后，可以在第一至第三盖图案231、232和233中的每个和第一层间绝缘层140上依次形成蚀刻停止层150和第二层间绝缘层160。图28所示的半导体器件可以通过前述方法制造。
118.在下文，将参照图33描述根据另一些实施方式的半导体器件。将描述与图1和图2所示的半导体器件的差异，并且将省略重复的描述。
119.图33是用于说明根据一些其它的实施方式的半导体器件的剖视图。
120.参照图33，在根据另一些实施方式的半导体器件中，第一绝缘层111可以在第一区域i中沿着第一栅电极g1的侧壁和底表面设置。此外，第一绝缘层211可以在第二区域ii中形成在第二栅电极g22的底表面上。此外，第一绝缘层211可以在第三区域iii中形成在第三栅电极g23的底表面上。根据一实施方式，第二栅电极g22的侧壁可以与第二栅极间隔物222接触，第三栅电极g23的侧壁可以与第三栅极间隔物223接触。
121.第二盖图案232可以设置在第二栅电极g22上，第三盖图案233可以设置在第三栅电极g23上。第二盖图案232可以设置在第二栅极间隔物222之间，第三盖图案233可以设置在第三栅极间隔物223之间。
122.第一至第三栅电极g1、g22和g23在垂直方向dr3上的厚度可以彼此相等。例如，在垂直方向dr3上与第一有源图案f1重叠的第一栅电极g1在垂直方向dr3上的第一厚度t1、在垂直方向dr3上与第二有源区ar2重叠的第二栅电极g22在垂直方向dr3上的第五厚度t5以及在垂直方向dr3上与第三有源区ar3重叠的第三栅电极g23在垂直方向dr3上的第六厚度t6可以彼此相等。
123.第一至第三栅电极g1、g22和g23的上表面可以形成在基板100上的相同水平处。例如，第一栅电极g1的与第一盖图案131的底表面接触的上表面g1u、第二栅电极g22的与第二盖图案232的底表面接触的上表面g22u以及第三栅电极g23的与第三盖图案233的底表面接触的上表面g23u可以形成在基板100上的相同水平处。
124.在结束详细描述时，本领域技术人员将认识到，在实质上没有背离原理的情况下可以对上述实施方式进行许多变化和修改。因此，本公开的实施方式仅以一般性和描述性的含义来使用，而不是为了限制的目的。
125.本技术基于2021年9月16日在韩国知识产权局提交的韩国专利申请第10-2021-0123719号并要求其优先权，其公开内容通过引用整体地结合于此。