半导体结构及其形成方法与流程

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

1、随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为基本半导体器件之一目前正被广泛应用。所以随着半导体器件密度和集成度的提高，晶体管的栅极尺寸也越来越短，传统平面晶体管对沟道电流的控制能力变弱，出现短沟道效应，引起漏电流增大，最终影响半导器件的电学性能。

2、为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(finfet)或全包围栅极(gate-all-around，gaa)晶体管。

技术实现思路

1、本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。

2、为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，基底上形成有沿第一方向延伸且沿第二方向平行排列的沟道结构，基底上还形成有横跨沟道结构的栅极结构，栅极结构沿第二方向延伸，栅极结构两侧的沟道结构中形成有源漏掺杂层，第一方向垂直于第二方向；隔离墙，位于沿第二方向相邻的源漏掺杂层之间的基底上，相邻源漏掺杂层通过隔离墙相隔离。

3、相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，基底上形成有沿第一方向延伸且沿第二方向平行排列的沟道结构，基底上还形成有横跨沟道结构的伪栅结构，伪栅结构沿第二方向延伸，第一方向垂直于第二方向；在相邻沟道结构之间的基底上形成隔离墙，隔离墙与相邻沟道结构均具有间隙；在伪栅结构两侧的沟道结构中形成源漏掺杂层，相邻源漏掺杂层通过隔离墙相隔离。

4、与现有技术相比，本发明实施例的技术方案具有以下优点：

5、本发明实施例提供一种半导体结构，隔离墙位于沿第二方向相邻的源漏掺杂层之间的基底上，相邻源漏掺杂层通过隔离墙相隔离；随着集成电路的集成度越来越高，相邻器件之间的距离越来越小，相邻源漏掺杂层之间的距离也日渐减小，在相邻的源漏掺杂层之间的基底上形成有隔离墙，使得相邻源漏掺杂层通过隔离墙相隔离，有利于减小相邻源漏掺杂层因距离较近而相接触的风险，从而减小半导体结构功能失效的概率，进而保障半导体结构的性能。

6、本发明实施例提供的形成方法中，在相邻沟道结构之间的基底上形成隔离墙，隔离墙与相邻沟道结构均具有间隙，在伪栅结构两侧的沟道结构中形成源漏掺杂层，相邻源漏掺杂层通过隔离墙相隔离；随着集成电路的集成度越来越高，相邻器件之间的距离越来越小，相邻源漏掺杂层之间的距离也日渐减小，在相邻的源漏掺杂层之间的基底上形成有隔离墙，使得相邻源漏掺杂层通过隔离墙相隔离，有利于减小相邻源漏掺杂层因距离较近而相接触的风险，从而减小半导体结构功能失效的概率，进而保障半导体结构的性能。

技术特征：

1.一种半导体结构，其特征在于，包括：

2.如权利要求1所述的半导体结构，其特征在于，所述隔离墙与相邻所述源漏掺杂层之间具有间隙。

3.如权利要求2所述的半导体结构，其特征在于，所述隔离墙包括牺牲层、以及位于所述牺牲层上的隔离层，所述隔离层的材料与所述牺牲层的材料具有刻蚀选择比；

4.如权利要求3所述的半导体结构，其特征在于，所述牺牲层的材料包括低k材料，所述低k材料指的是k值介于1.0至3.0之间的材料；所述隔离层的材料包括介电材料。

5.如权利要求3所述的半导体结构，其特征在于，沿所述第一方向，所述隔离墙与所述栅极结构之间相间隔，且所述隔离墙与所述栅极结构之间的间距与所述牺牲层的厚度相等。

6.如权利要求1所述的半导体结构，其特征在于，沿所述第二方向，相邻所述源漏掺杂层之间的隔离墙的宽度为3nm至30nm。

7.如权利要求1所述的半导体结构，其特征在于，所述隔离墙还位于相邻所述源漏掺杂层侧部的基底上。

8.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：介质层，覆盖所述隔离墙、源漏掺杂层和栅极结构。

9.一种半导体结构的形成方法，其特征在于，包括：

10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述隔离墙的步骤包括：形成覆盖所述沟道结构和基底的隔离墙材料层；

11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成覆盖所述沟道结构的隔离墙材料层的步骤包括：形成覆盖所述基底、沟道结构顶部和侧壁、以及伪栅结构顶部和侧壁的牺牲材料层；

12.如权利要求11所述的半导体结构的形成方法，其特征在于，采用刻蚀工艺去除覆盖所述伪栅结构、以及覆盖所述沟道结构侧壁和顶部的牺牲材料层，且对所述牺牲材料层与所述隔离材料层的刻蚀选择比大于或等于10。

13.如权利要求11所述的半导体结构的形成方法，其特征在于，所述牺牲材料层的材料包括低k材料，所述低k材料指的是k值介于1.0至3.0之间的材料；所述隔离材料层的材料包括介电材料。

14.如权利要求11所述的半导体结构的形成方法，其特征在于，形成覆盖所述沟道结构顶部和侧壁、以及伪栅结构顶部和侧壁的牺牲材料层的步骤中，所述牺牲材料层的厚度为3nm至30nm。

15.如权利要求11所述的半导体结构的形成方法，其特征在于，采用各向异性的刻蚀工艺去除覆盖所述伪栅结构、以及覆盖所述沟道结构侧壁和顶部的牺牲材料层。

16.如权利要求11所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成覆盖所述基底、沟道结构顶部和侧壁、以及伪栅结构顶部和侧壁的牺牲材料层。

17.如权利要求11所述的半导体结构的形成方法，其特征在于，形成覆盖位于所述沟道结构侧壁的牺牲材料层的隔离材料层的步骤包括：形成覆盖所述沟道结构和伪栅结构上的牺牲材料层的初始隔离材料层；

18.如权利要求17所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述初始隔离材料层。

19.如权利要求17所述的半导体结构的形成方法，其特征在于，采用各向异性的刻蚀工艺去除部分厚度的所述初始隔离材料层。

20.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述伪栅结构两侧的沟道结构中形成源漏掺杂层之后，所述形成方法还包括：形成覆盖所述隔离墙、源漏掺杂层和伪栅结构侧壁的介质层；

技术总结
一种半导体结构及其形成方法，方法包括：提供基底，基底上形成有沿第一方向延伸且沿第二方向平行排列的沟道结构，基底上还形成有横跨沟道结构的伪栅结构，伪栅结构沿第二方向延伸，第一方向垂直于第二方向；在相邻沟道结构之间的基底上形成隔离墙，隔离墙与相邻沟道结构均具有间隙；在伪栅结构两侧的沟道结构中形成源漏掺杂层，相邻源漏掺杂层通过隔离墙相隔离。本发明有利于减小相邻源漏掺杂层因距离较近而相接触的风险，从而减小半导体结构功能失效的概率，进而保障半导体结构的性能。

技术研发人员：涂武涛,范义秋,张辰睿
受保护的技术使用者：中芯国际集成电路制造（上海）有限公司
技术研发日：
技术公布日：2024/4/7