本公开的实施例是在集成电路领域中，并且特别是用于超低pmos接触电阻率和热稳定性的硅化钛接触部和低温、高锗、高硼sige:b pepi的方法和系统。
背景技术：
1、在过去的几十年内，集成电路中的特征件（feature）的缩放一直是不断增长的半导体产业背后的驱动力。缩放成越来越小的特征件使得能够在半导体芯片的有限不动产（real estate）上增大功能单元的密度。例如，使晶体管大小缩小允许在芯片上结合增大的数量的存储器或逻辑装置，从而适于制造增大的容量的产品。然而，永远追求更大容量并非没有问题。优化每个装置性能的必要性变得越来越重要。
2、在集成电路装置的制造中，随着装置尺寸不断缩小，多栅极晶体管（诸如三栅极晶体管）已经变得更加普遍。在常规工艺中，三栅极晶体管通常在体硅衬底（bulk siliconsubstrate）上或绝缘体上硅衬底上制造。在一些情况下，体硅衬底是优选的，由于它们较低的成本，并且因为它们能够实现不太复杂的三栅极制造工艺。在另一方面，当微电子装置尺寸缩放到10纳米（nm）节点以下时保持移动性改进和短沟道控制在装置制造方面提出了挑战。用于制造装置的纳米线提供了改进的短沟道控制。
3、然而，缩放多栅极和纳米线晶体管并非没有后果。随着微电子电路模块（circuitry）的这些基本构造块（building block）的尺寸减小，并且随着在给定区域中制造的基本构造块的绝对数量增加，对用于图案化这些构件的光刻工艺的约束已经变得势不可挡。特别地，在半导体叠层中图案化的特征件的最小尺寸（临界尺寸）和这样的特征件之间的间距之间可能存在权衡。
技术实现思路
1.一种集成电路结构，包括：
2.如权利要求1所述的集成电路结构，其中，所述第二pepi区域包括大约60-100%的原子百分比的锗和大约1e21/cm3的化学浓度的硼。
3.如权利要求1或2所述的集成电路结构，其中，所述第二pepi区域在厚度方面大约为6-10 nm。
4.如权利要求1或2所述的集成电路结构，其中，所述导电接触材料的所述硅化钛扩散到所述第二pepi区域中小于大约2 nm。
5.如权利要求1或2所述的集成电路结构，其中，所述第二pepi区域和所述硅化钛导电接触材料的使用导致大约1e-9 ohm cm2的接触电阻率。
6.如权利要求1或2所述的集成电路结构，其中，所述第一pmos pepi区域中锗的原子百分比大约为50-55%。
7.一种计算装置，包括：
8.如权利要求7所述的计算装置，进一步包括：
9.如权利要求7或8所述的计算装置，进一步包括：
10.如权利要求7或8所述的计算装置，进一步包括：
11.如权利要求7或8所述的计算装置，其中，所述组件是封装的集成电路管芯。
12.一种集成电路结构，包括：
13.如权利要求12所述的集成电路结构，其中，所述第二pepi区域包括大约60-100%的原子百分比的锗和大约1e21/cm3的化学浓度的硼。
14.如权利要求12或13所述的集成电路结构，其中，所述第二pepi区域在厚度方面大约为6-10 nm。
15.一种计算装置，包括：
16.如权利要求15所述的计算装置，进一步包括：