三维半导体器件及其制造方法与流程

本发明构思涉及三维半导体器件及其制造方法，更具体地，涉及包括一个或多个场效应晶体管的三维半导体器件及其制造方法。

背景技术：

1、半导体器件包括集成电路，该集成电路包括金属氧化物半导体场效应晶体管(mosfet)。随着半导体器件的尺寸和设计规则逐渐减小，mosfet的尺寸也越来越缩小。mosfet的缩小可能会劣化半导体器件的操作特性。因此，已经进行了各种研究以开发制造具有优异性能同时克服由半导体器件的高集成度引起的限制的半导体器件的方法。

技术实现思路

1、本发明构思的一些示例实施例提供了一种提高了可靠性的三维半导体器件。

2、本发明构思的一些示例实施例提供了一种制造提高了可靠性的三维半导体器件的方法。

3、根据本发明构思的一些示例实施例，一种三维半导体器件可以包括：第一有源区，在衬底上，所述第一有源区包括下沟道图案和连接到所述下沟道图案的下源/漏图案；第二有源区，堆叠在所述第一有源区上，所述第二有源区包括上沟道图案和连接到所述上沟道图案的上源/漏图案；栅电极，在下沟道图案和上沟道图案上；第一有源接触部，电连接到所述下源/漏图案；上分离结构，在所述第一有源接触部与所述上源/漏图案之间；第二有源接触部，电连接到上源/漏图案；以及下分离结构，在所述第二有源接触部与所述下源/漏图案之间。

4、根据本发明构思的一些示例实施例，一种三维半导体器件可以包括：第一有源区，在衬底上，所述第一有源区包括下沟道图案和在所述下沟道图案的相对侧上的一对第一下源/漏图案和第二下源/漏图案；第二有源区，在所述第一有源区上，所述第二有源区包括上沟道图案和在所述上沟道图案的相对侧上的一对第一上源/漏图案和第二上源/漏图案；栅电极，在下沟道图案和上沟道图案上；第一有源接触部，电连接到所述第一下源/漏图案；第二有源接触部，电连接到所述第一上源/漏图案；第三有源接触部，电连接到第二下源/漏图案；以及第四有源接触部，电连接到第二上源/漏图案。第一有源接触部和第二有源接触部可以穿透第一上源/漏图案，并且可以延伸到第一下源/漏图案。第三有源接触部和第四有源接触部可以穿透第二上源/漏图案，并且可以延伸到第二下源/漏图案。

5、根据本发明构思的一些示例实施例，一种三维半导体器件可以包括：衬底，包括有源图案；下源/漏图案，在所述有源图案上；上源/漏图案，堆叠在所述下源/漏图案上，所述上源/漏图案与所述下源/漏图案竖直地间隔开，并且所述下源/漏图案和所述上源/漏图案彼此竖直地重叠；层间介电层，覆盖下源/漏图案和上源/漏图案；以及第一有源接触部和第二有源接触部，从层间介电层的顶表面穿过上源/漏图案朝向下源/漏图案竖直地延伸。第一有源接触部可以与上源/漏图案绝缘，并且可以电连接到下源/漏图案。第二有源接触部可以与下源/漏图案绝缘，并且可以电连接到上源/漏图案。

6、根据本发明构思的一些示例实施例，一种制造三维半导体器件的方法可以包括：在衬底上形成包括下沟道图案和连接到下沟道图案的下源/漏图案的第一有源区；在第一有源区上形成包括上沟道图案和连接到上沟道图案的上源/漏图案的第二有源区；在下沟道图案和上沟道图案上形成栅电极；形成穿透上源/漏图案并暴露下源/漏图案的第一接触孔和第二接触孔；在由第一接触孔暴露的上源/漏图案上形成上分离结构；在由第二接触孔暴露的下源/漏图案上形成下分离结构；以及用导电材料填充第一接触孔和第二接触孔以分别形成第一有源接触部和第二有源接触部。

技术特征：

1.一种三维半导体器件，包括：

2.根据权利要求1所述的三维半导体器件，其中，

3.根据权利要求1所述的三维半导体器件，还包括：

4.根据权利要求1所述的三维半导体器件，其中，所述第一有源接触部的底表面在与所述第二有源接触部的底表面的高度基本相同的高度处。

5.根据权利要求4所述的三维半导体器件，其中，所述基本相同的高度在所述下源/漏图案的顶表面的相应高度与底表面的相应高度之间。

6.根据权利要求1所述的三维半导体器件，其中，所述第一有源接触部和所述第二有源接触部具有基本相同的柱形形状。

7.根据权利要求1所述的三维半导体器件，其中，

8.根据权利要求1所述的三维半导体器件，还包括：虚设沟道图案，在所述下沟道图案与所述上沟道图案之间，

9.根据权利要求1所述的三维半导体器件，还包括：多条布线线路，在所述第一有源接触部和所述第二有源接触部上，

10.根据权利要求1所述的三维半导体器件，还包括：

11.一种三维半导体器件，包括：

12.根据权利要求11所述的三维半导体器件，还包括：

13.根据权利要求11所述的三维半导体器件，其中，

14.根据权利要求11所述的三维半导体器件，其中，所述第一有源接触部至所述第四有源接触部的底表面位于基本相同的高度处。

15.根据权利要求11所述的三维半导体器件，其中，所述第一有源接触部至所述第四有源接触部具有基本相同的柱形形状。

16.一种三维半导体器件，包括：

17.根据权利要求16所述的三维半导体器件，其中，所述第一有源接触部和所述第二有源接触部中的每一个的底表面在所述下源/漏图案的顶表面的相应高度与底表面的相应高度之间的高度处。

18.根据权利要求16所述的三维半导体器件，还包括：多条布线线路，在所述层间介电层上，

19.根据权利要求16所述的三维半导体器件，其中，

20.根据权利要求16所述的三维半导体器件，其中，所述第一有源接触部和所述第二有源接触部具有基本相同的柱形形状。

技术总结
公开了一种三维半导体器件，包括：第一有源区，在衬底上，并包括下沟道图案和连接到下沟道图案的下源/漏图案；第二有源区，堆叠在第一有源区上，并包括上沟道图案和连接到上沟道图案的上源/漏图案；栅电极，在下沟道图案和上沟道图案上；第一有源接触部，电连接到下源/漏图案；上分离结构，在第一有源接触部与上源/漏图案之间；第二有源接触部，电连接到上源/漏图案；下分离结构，在第二有源接触部与下源/漏图案之间。

技术研发人员：李炅奂,朴星一,朴宰贤,河大元
受保护的技术使用者：三星电子株式会社
技术研发日：
技术公布日：2024/1/15