半导体器件及其制造方法与流程

发明构思涉及半导体器件及其制造方法，并且更具体地，涉及包括场效应晶体管的半导体器件及其制造方法。

背景技术：

1、半导体器件包括由金属氧化物半导体(mos)场效应晶体管(fet)组成的集成电路。随着半导体器件的大小和设计规则逐渐减小，mos场效应晶体管的缩小正在日益加速。随着mos场效应晶体管的大小减小，半导体器件的操作特性可能劣化。因此，正在研究在克服由于半导体器件的高度集成而造成的限制性的同时制造具有优越性能的半导体器件的各种方法。

技术实现思路

1、发明构思的一些示例实施例提供一种具有提高的可靠性的半导体器件。

2、发明构思的一些示例实施例提供一种制造具有提高的可靠性的半导体器件的方法。

3、根据发明构思的一些示例实施例，一种半导体器件可以包括：衬底，所述衬底包括第一有源图案；第一沟道图案，所述第一沟道图案位于所述第一有源图案上，并且包括在与所述衬底的上表面垂直延伸的垂直方向上彼此间隔开并且垂直堆叠的第一半导体图案、第二半导体图案和第三半导体图案；第一源极/漏极图案，所述第一源极/漏极图案连接到所述第一半导体图案至所述第三半导体图案；以及栅电极，所述栅电极位于所述第一半导体图案至所述第三半导体图案上。所述第一源极/漏极图案可以包括：在与所述衬底的所述上表面平行延伸的水平方向上朝向所述第一半导体图案突出的第一突起、在所述水平方向上朝向所述第二半导体图案突出的第二突起、以及在所述水平方向上朝向所述第三半导体图案突出的第三突起。所述第二突起在所述水平方向上的宽度大于所述第一突起在所述水平方向上的宽度。所述第三突起在所述水平方向上的宽度大于所述第二突起在所述水平方向上的宽度。

4、根据发明构思的一些示例实施例，一种半导体器件可以包括：第一沟道图案，所述第一沟道图案位于所述第一有源图案上，并且包括在与所述衬底的上表面垂直延伸的垂直方向上彼此间隔开并且垂直堆叠的第一半导体图案、第二半导体图案和第三半导体图案；第二沟道图案，所述第二沟道图案位于所述第二有源图案上，所述第二沟道图案包括在所述垂直方向上彼此间隔开并且垂直堆叠的第四半导体图案、第五半导体图案和第六半导体图案；第一源极/漏极图案，所述第一源极/漏极图案连接到所述第一半导体图案至所述第三半导体图案；第二源极/漏极图案，所述第二源极/漏极图案连接到所述第四半导体图案至所述第六半导体图案，以及栅电极，所述栅电极从所述第一沟道图案延伸到所述第二沟道图案。所述第二源极/漏极图案可以具有与所述第一源极/漏极图案的导电类型不同的导电类型。所述栅电极可以包括分别与所述第四半导体图案至所述第六半导体图案相邻的第一部分、第二部分和第三部分。所述第一源极/漏极图案可以包括：在与所述衬底的所述上表面平行延伸的水平方向上朝向所述第一半导体图案突出的第一突起、在所述水平方向上朝向所述第二半导体图案突出的第二突起、以及在所述水平方向上朝向所述第三半导体图案突出的第三突起。所述第二源极/漏极图案可以包括在所述水平方向上朝向所述第一部分突出的第四突起、在所述水平方向上朝向所述第二部分突出的第五突起、以及在所述水平方向上朝向所述第三部分突出的第六突起。

5、根据发明构思的一些示例实施例，一种半导体器件可以包括：衬底，所述衬底包括有源区域；器件隔离层，所述器件隔离层限定所述有源区域上的有源图案；沟道图案和源极/漏极图案，所述沟道图案和所述源极/漏极图案位于所述有源图案上，所述沟道图案包括在与所述衬底的上表面垂直地延伸的垂直方向上彼此间隔开并且垂直地堆叠的第一半导体图案、第二半导体图案和第三半导体图案；栅电极，所述栅电极位于所述第一半导体图案至所述第三半导体图案上；栅极绝缘层，所述栅极绝缘层位于所述第一半导体图案至所述第三半导体图案与所述栅电极之间；栅极间隔物，所述栅极间隔物位于所述栅电极的侧壁上；栅极覆盖图案，所述栅极覆盖图案位于所述栅电极的顶表面上；层间绝缘层，所述层间绝缘层位于所述栅极覆盖图案上；有源接触，所述有源接触穿过所述层间绝缘层电连接到所述源极/漏极图案；金属半导体化合物层，所述金属半导体化合物层介于所述有源接触与所述源极/漏极图案之间；栅极接触，所述栅极接触穿过所述层间绝缘层和所述栅极覆盖图案并且电连接到所述栅电极；第一金属层，所述第一金属层位于所述层间绝缘层上，并且包括分别电连接到所述有源接触和所述栅极接触的电源布线和第一布线；以及第二金属层，所述第二金属层位于所述第一金属层上。所述第二金属层可以包括电连接到所述第一金属层的第二布线。所述源极/漏极图案可以包括：在与所述衬底的所述上表面平行延伸的水平方向上朝向所述第一半导体图案突出的第一突起、在所述水平方向上朝向所述第二半导体图案突出的第二突起、以及在所述水平方向上朝向所述第三半导体图案突出的第三突起。所述第二半导体图案在所述水平方向上的长度大于所述第三半导体图案在所述水平方向上的长度。所述第一半导体图案在所述水平方向上的长度大于所述第二半导体图案在所述水平方向上的长度。

6、根据发明构思的一些示例实施例，一种制造半导体器件的方法可以包括：在衬底上形成堆叠图案，所述堆叠图案包括交替堆叠的有源层和牺牲层；在所述堆叠图案上形成在第一方向上延伸的牺牲图案，所述第一方向与所述衬底的上表面平行地延伸；使用所述牺牲图案作为掩模来蚀刻所述堆叠图案以在所述堆叠图案中形成凹部，所述有源层包括由所述凹部暴露的第一半导体图案、第二半导体图案和第三半导体图案；对由所述凹部暴露的所述牺牲层执行选择性蚀刻工艺以形成缩进区域；在所述缩进区域中分别形成内间隔物；对由所述凹部暴露的所述第一半导体图案、所述第二半导体图案和所述第三半导体图案执行选择性蚀刻工艺以分别形成第一沟道凹部、第二沟道凹部和第三沟道凹部；在所述凹部中形成源极/漏极图案；去除所述牺牲图案和所述牺牲层以暴露所述第一半导体图案至所述第三半导体图案；以及在暴露的第一半导体图案至第三半导体图案上顺序地形成栅极绝缘层和栅电极。所述源极/漏极图案的形成可以包括生长填充所述第一沟道凹部至所述第三沟道凹部并且覆盖所述内间隔物的外延层。

技术特征：

1.一种半导体器件，包括：

2.根据权利要求1所述的半导体器件，其中，

3.根据权利要求2所述的半导体器件，其中，所述第一凹侧壁至所述第三凹侧壁中的每一者包括第一表面和第二表面，

4.根据权利要求1所述的半导体器件，其中，所述第二半导体图案在所述水平方向上的长度大于所述第三半导体图案在所述水平方向上的长度，并且

5.根据权利要求1所述的半导体器件，还包括位于所述栅电极与所述第一源极/漏极图案之间的至少一个内间隔物，

6.根据权利要求5所述的半导体器件，其中，所述至少一个内间隔物在所述水平方向上的宽度大于所述第三突起在所述水平方向上的宽度。

7.根据权利要求5所述的半导体器件，还包括位于所述栅电极与所述第一半导体图案至所述第三半导体图案之间的栅极绝缘层，

8.根据权利要求1所述的半导体器件，还包括：

9.根据权利要求8所述的半导体器件，其中，

10.根据权利要求8所述的半导体器件，其中，

11.一种半导体器件，包括：

12.根据权利要求11所述的半导体器件，还包括位于所述栅电极与所述第一源极/漏极图案之间的至少一个内间隔物，

13.根据权利要求11所述的半导体器件，其中，所述第一半导体图案至所述第三半导体图案分别包括分别与所述第一突起至所述第三突起接触的第一凹侧壁、第二凹侧壁和第三凹侧壁，并且

14.根据权利要求11所述的半导体器件，其中，

15.根据权利要求11所述的半导体器件，其中，

16.一种半导体器件，包括：

17.根据权利要求16所述的半导体器件，其中，

18.根据权利要求16所述的半导体器件，其中，

19.根据权利要求16所述的半导体器件，还包括位于所述栅电极与所述源极/漏极图案之间的至少一个内间隔物。

20.根据权利要求19所述的半导体器件，其中，所述至少一个内间隔物在所述水平方向上的宽度大于所述第三突起在所述水平方向上的宽度。

技术总结
提供了半导体器件及其制造方法。所述半导体器件包括：衬底，所述衬底包括第一有源图案；第一沟道图案，所述第一沟道图案位于所述第一有源图案上，并且包括彼此间隔开并且垂直堆叠的第一半导体图案、第二半导体图案和第三半导体图案；第一源极/漏极图案，所述第一源极/漏极图案连接到所述第一半导体图案至所述第三半导体图案；以及栅电极，所述栅电极位于所述第一半导体图案至所述第三半导体图案上。所述第一源极/漏极图案包括朝向所述第一半导体图案突出的第一突起、朝向所述第二半导体图案突出的第二突起、以及朝向所述第三半导体图案突出的第三突起。所述第二突起的宽度大于所述第一突起的宽度。所述第三突起的宽度大于所述第二突起的宽度。

技术研发人员：赵南奎,金锡勋,柳廷昊,李峭蒑,朴判贵,申东石
受保护的技术使用者：三星电子株式会社
技术研发日：
技术公布日：2024/1/15