一种复合衬底、半导体器件结构及其制备方法与流程

本申请涉及半导体，具体涉及一种复合衬底、半导体器件结构及其制备方法。

背景技术：

1、目前市场上的fd-soi技术即全耗尽型soi技术，也写成etsoi即超薄型soi，具有非常强的竞争力，fd-soi是下一代晶体管结构的热门技术之一。soi指的是在ic的制造过程中采用硅+绝缘层+硅的硅基体结构方式，这种结构方式的优势是可以减小器件的寄生电容并改善器件的性能。

2、在fd-soi结构中，soi中位于顶层的硅层厚度会减薄至5-20nm，这样器件工作时栅极下面沟道位置下方的耗尽层便可充满整个硅层，如此便可消除在pd-soi(部分耗尽soi)中常见的浮体效应。但是，普通工艺难以制备缺陷密度低、晶体质量好且不易破裂的薄层顶层硅。

技术实现思路

1、有鉴于此，本申请实施例提供了一种复合衬底、半导体器件结构及其制备方法，以解决现有技术中fd-soi结构难以制备晶体质量好的薄层顶层硅的技术问题。

2、根据本申请的一个方面，本申请一实施例提供了一种复合衬底的制备方法，其特征在于，包括以下步骤：

3、s1、提供支撑衬底；

4、s2、在所述支撑衬底上形成缓冲层；

5、s3、在所述缓冲层上形成外延生长层；

6、s4、将所述外延生长层键合至表面具有键合层的目标衬底上；

7、s5、去除所述支撑衬底以及所述缓冲层，形成从下至上由所述目标衬底、所述键合层、所述外延生长层构成的所述复合衬底；

8、其中，所述缓冲层为第一子层和第二子层交替排列的周期结构。

9、作为可选的实施例，所述第一子层和所述第二子层的厚度恒定且相同或不同；或

10、所述第一子层的厚度恒定，所述第二子层的厚度变化；或

11、所述第一子层的厚度变化，所述第二子层的厚度恒定。

12、作为可选的实施例，所述缓冲层的所述第一子层和所述第二子层的厚度范围为1-10nm。

13、作为可选的实施例，所述第一子层的材料为sige，所述第二子层的材料为si或ge。

14、作为可选的实施例，所述缓冲层的每个周期包括一个所述第一子层和一个所述第二子层，所述缓冲层的周期个数为2-20。

15、作为可选的实施例，所述外延生长层的材料为si、ge或sige中的一种。

16、作为可选的实施例，所述外延生长层具有至少100ohm·cm的电阻率。

17、作为可选的实施例，所述外延生长层为第一导电类型层，所述第一导电类型层为p型掺杂层或n型掺杂层。

18、作为可选的实施例，所述外延生长层通过离子注入形成第一导电类型区和第二导电类型区，所述第一导电类型区和所述第二导电类型区在水平方向上交替设置，所述第二导电类型区与第一导电类型区的导电类型相反。

19、作为可选的实施例，所述外延生长层的厚度为2-20nm。

20、作为可选的实施例，所述支撑衬底和所述目标衬底为硅衬底。

21、作为可选的实施例，所述键合层为sio2、al2o3、aln、sic、sin、sion、多晶si、非晶si中的一种。

22、作为可选的实施例，所述复合衬底的制备方法还包括：

23、在所述键合层和所述目标衬底之间设置第一埋层，所述第一埋层为sio2、al2o3、aln、sic、sin、sion、多晶si、非晶si中的一种，所述第一埋层和所述键合层材料不同；或

24、在所述键合层和所述目标衬底之间设置第一埋层，所述第一埋层和所述目标衬底之间设置第二埋层，所述第二埋层为sio2、al2o3、aln、sic、sin、sion、多晶si、非晶si中的一种，所述第二埋层和所述键合层以及所述第一埋层材料不同。

25、作为可选的实施例，所述步骤s3形成外延生长层之后，还包括：

26、s31、对所述外延生长层的表面进行热氧化处理，在所述外延生长层的表面制备第一氧化层。

27、作为可选的实施例，所述步骤s3形成外延生长层之后，还包括：

28、s31、在所述外延生长层的表面制备第一氧化层；

29、s32、在所述第一氧化层的表面制备中间层，所述中间层包括非晶硅层、多晶硅层、非晶硅锗层、多晶硅锗层、非晶碳化硅层、多晶碳化硅层、非晶氮化铝或多晶氮化铝；

30、s33、在所述中间层的表面制备第二氧化层。

31、作为可选的实施例，所述去除所述缓冲层的方法为刻蚀，所述缓冲层提供相对于所述外延生长层的蚀刻选择性。

32、作为可选的实施例，刻蚀时，同步监测缓冲层的厚度信息、组分信息以及周期信息，对照所述缓冲层的膜层结构信息，获知刻蚀深度。

33、根据本申请的另一个方面，本申请一实施例提供了一种复合衬底，其特征在于：

34、包括上述任一项所述复合衬底的制备方法制备获得的所述复合衬底，包括依次层叠设置的目标衬底、键合层以及外延生长层。

35、根据本申请的另一个方面，本申请一实施例提供了一种半导体器件结构，其特征在于，包括：

36、上述的复合衬底；

37、位于所述复合衬底的所述键合层上的沟道层，将所述复合衬底的所述外延生长层图形化形成沟道层；

38、位于所述沟道层上表面的栅绝缘层；

39、位于所述沟道层相背的两侧的源电极和漏电极；

40、位于所述栅绝缘层上表面的栅电极。

41、本申请提供了一种复合衬底、半导体器件结构及其制备方法，本申请在支撑衬底上依次形成缓冲层、外延生长层后将外延生长层键合至表面具有键合层的目标衬底上，去除支撑衬底以及缓冲层，形成从下至上由目标衬底、键合层、外延生长层构成的复合衬底，其中，缓冲层为第一子层和第二子层交替排列的周期结构。本申请中周期结构缓冲层的设置，可以调节应力，大大提高外延生长层的晶体质量，衬底转移的方法可以将晶体质量良好的薄层外延生长层转移至键合层上，最终制备获得表层超薄且晶体质量良好的复合衬底。

技术特征：

1.一种复合衬底的制备方法，其特征在于，包括以下步骤：

2.根据权利要求1所述复合衬底的制备方法，其特征在于，所述第一子层(21)和所述第二子层(22)的厚度恒定且相同或不同；或

3.根据权利要求1所述复合衬底的制备方法，其特征在于，所述缓冲层(2)的所述第一子层(21)和所述第二子层(22)的厚度范围为1-10nm。

4.根据权利要求1所述复合衬底的制备方法，其特征在于，所述第一子层(21)的材料为sige，所述第二子层(22)的材料为si或ge。

5.根据权利要求1所述复合衬底的制备方法，其特征在于，所述缓冲层(2)的每个周期包括一个所述第一子层(21)和一个所述第二子层(22)，所述缓冲层(2)的周期个数为2-20。

6.根据权利要求1所述复合衬底的制备方法，其特征在于，所述外延生长层(3)的材料为si、ge或sige中的一种。

7.根据权利要求1所述复合衬底的制备方法，其特征在于，所述外延生长层(3)具有至少100ohm·cm的电阻率。

8.根据权利要求1所述复合衬底的制备方法，其特征在于，所述外延生长层(3)为第一导电类型层，所述第一导电类型层为p型掺杂层或n型掺杂层。

9.根据权利要求1所述复合衬底的制备方法，其特征在于，所述外延生长层(3)通过离子注入形成第一导电类型区(31)和第二导电类型区(32)，所述第一导电类型区(31)和所述第二导电类型区(32)在水平方向上交替设置，所述第二导电类型区(32)与第一导电类型区(31)的导电类型相反。

10.根据权利要求1所述复合衬底的制备方法，其特征在于，所述外延生长层(3)的厚度为2-20nm。

11.根据权利要求1所述复合衬底的制备方法，其特征在于，所述支撑衬底(1)和所述目标衬底(5)为硅衬底。

12.根据权利要求1所述复合衬底的制备方法，其特征在于，所述键合层(4)为sio2、al2o3、aln、sic、sin、sion、多晶si、非晶si中的一种。

13.根据权利要求1所述复合衬底的制备方法，其特征在于，所述复合衬底的制备方法还包括：

14.根据权利要求1所述复合衬底的制备方法，其特征在于，所述步骤s3形成外延生长层(3)之后，还包括：

15.根据权利要求1所述复合衬底的制备方法，其特征在于，所述步骤s3形成外延生长层(3)之后，还包括：

16.根据权利要求1所述复合衬底的制备方法，其特征在于，所述去除所述缓冲层(2)的方法为刻蚀，所述缓冲层(2)提供相对于所述外延生长层(3)的蚀刻选择性。

17.根据权利要求16所述复合衬底的制备方法，其特征在于，刻蚀时，同步监测缓冲层(2)的厚度信息、组分信息以及周期信息，对照所述缓冲层(2)的膜层结构信息，获知刻蚀深度。

18.一种复合衬底，其特征在于：

19.一种半导体器件结构，其特征在于，包括：

技术总结
本申请提供了一种复合衬底、半导体器件结构及其制备方法，本申请在支撑衬底上依次形成缓冲层、外延生长层后将外延生长层键合至表面具有键合层的目标衬底上，去除支撑衬底以及缓冲层，形成从下至上由目标衬底、键合层、外延生长层构成的复合衬底，其中，缓冲层为第一子层和第二子层交替排列的周期结构。本申请中周期结构缓冲层的设置，可以调节应力，大大提高外延生长层的晶体质量，衬底转移的方法可以将晶体质量良好的薄层外延生长层转移至键合层上，最终制备获得外延生长层超薄且晶体质量良好的复合衬底。

技术研发人员：程凯
受保护的技术使用者：苏州晶湛半导体有限公司
技术研发日：
技术公布日：2024/8/1