一种半导体器件及其制造方法与流程

本申请涉及半导体，特别涉及一种半导体器件及其制造方法。

背景技术：

1、半导体器件例如为金属氧化物半导体场效应晶体管(mosfet)，如图1所示，半导体器件10包括：半导体衬底11，位于半导体衬底11第一表面的外延层12(n-epi)以及位于在半导体衬底11的第二表面的金属层23。外延层12内有沟槽(trench)12a。沟槽12a中具有第一导体15和第二导体16，第一导体15位于沟槽的下半部分，第二导体16位于沟槽的上半部分，第一导体15和第二导体16之间具有第二介质层17。第一导体15与外延层12由第一介质层13隔离，第二导体16与外延层12之间由第三介质层14隔离。

2、外延层12内具有与沟槽12a相邻的体区18(pwell)，体区18为第二导电类型，体区18内部上方为第二导电类型的重掺杂区19(p+)。第二导体16与体区18由第三介质层14隔离。体区18上方为第一导电类型的重掺杂源区20，在源区20与重掺杂区19内具有导电通道21。导电通道21的底部位于重掺杂区19内。

3、其中，重掺杂区19(p+)、体区18(pwell)以及外延层12(n-epi)形成体二极管，从体区18向外延层12的载流子大注入会导致在反向恢复过程中，具有很大的关断时间和关断损耗。

技术实现思路

1、鉴于上述问题，本申请的目的在于提供一种半导体器件及其制造方法，将导电通道延伸至体区内部，从而降低反向恢复电荷，减小关断时间和关断损耗。

2、本申请第一方面提供一种半导体结构的制备方法，包括：

3、提供外延层；

4、形成栅介质层以及栅极导体，所述栅极导体和所述外延层经由所述栅介质层隔离；

5、形成位于所述外延层内部的体区；

6、形成位于所述体区内部的接触区和源区；以及

7、形成贯穿所述源区以及所述接触区，到达所述体区的导电通道；

8、其中，所述导电通道的底部位于所述体区内部，侧壁与所述接触区以及所述源区接触。

9、本申请第二方面提供一种沟槽型mosfet，其中，包括：

10、第一掺杂类型的外延层；

11、栅介质层以及栅极导体，所述栅极导体和所述外延层经由所述栅介质层隔离；

12、位于所述外延层内部，并且与所述沟槽相邻的体区；

13、位于所述体区内部的接触区和源区；以及

14、贯穿所述源区以及所述接触区，到达所述体区的导电通道；

15、其中，所述导电通道的底部位于所述体区内部，侧壁与所述接触区以及所述源区接触。

技术特征：

1.一种半导体结构的制备方法，包括：

2.根据权利要求1所述的方法，其中，形成所述接触区的方法包括：

3.根据权利要求2所述的方法，其中，通过控制所述第二开口的宽度以及位置，使得所述接触区的宽度小于所述体区的宽度。

4.根据权利要求2所述的方法，其中，通过控制离子注入的参数，使得所述接触区的深度不超过所述体区的深度，所述接触区的掺杂浓度大于所述体区的掺杂浓度。

5.根据权利要求2所述的方法，其中，形成所述导电通道的方法包括：

6.根据权利要求5所述的方法，其中，在第二掩膜上形成第二开口以及在第四掩膜上形成第二开口采用相同的掩膜版。

7.一种沟槽型mosfet，其中，包括：

8.根据权利要求9所述的沟槽型mosfet，其中，所述接触区的宽度小于所述体区的宽度。

9.根据权利要求9所述的沟槽型mosfet，其中，所述接触区的深度不超过所述体区的深度，所述接触区的掺杂浓度大于所述体区的掺杂浓度。

10.根据权利要求9所述的沟槽型mosfet，其中，所述栅介质层位于所述外延层上方，所述栅极导体位于所述栅介质层上方，且经由栅介质层与所述外延层隔离。

技术总结
本申请公开了一种半导体器件及其制造方法，该制造方法包括：提供外延层；形成栅介质层以及栅极导体，所述栅极导体和所述外延层经由所述栅介质层隔离；形成位于所述外延层内部的体区；形成位于所述体区内部的接触区和源区；以及形成贯穿所述源区以及所述接触区，到达所述体区的导电通道；其中，所述导电通道的底部位于所述体区内部，侧壁与所述接触区以及所述源区接触。本申请将导电通道延伸至体区内部，从而降低反向恢复电荷。

技术研发人员：王加坤,罗佳敏
受保护的技术使用者：杭州芯迈半导体技术有限公司
技术研发日：
技术公布日：2024/1/13