双沟槽型SiCMOSFET元胞结构、器件及制备方法与流程

本发明涉及半导体器件，尤其涉及一种双沟槽型sic mosfet元胞结构、器件及制备方法。

背景技术：

1、sic作为第三代半导体材料，禁带宽度是si这种第一代半导体材料的3倍，临界击穿电场强度是si的10倍，电子饱和漂移速率是si的2倍，热导率是si的3倍，这使得sic功率半导体器件，特别是sic mosfet，具有高温、高压、高频、高效等显著性能优势，在电力电子系统中具有广阔应用前景。

2、在电力电子系统中，通常需要使用外部二极管与sic mosfet反并联，在sicmosfet关断时起到续流作用，但这会增加芯片面积及封装成本。

技术实现思路

1、本发明意在提供一种双沟槽型sic mosfet元胞结构、器件及制备方法，以解决现有技术中存在的不足，本发明要解决的技术问题通过以下技术方案来实现。

2、本发明提供的双沟槽型sic mosfet元胞结构，包括：

3、n+型sic衬底；

4、第一n-型sic漂移层，设置在所述n+型sic衬底上方；

5、多个浮空p+型屏蔽环，设置在所述第一n-型sic漂移层中；

6、第二n-型sic漂移层，设置在所述第一n-型sic漂移层上方；

7、源极p+型屏蔽层，设置在所述第二n-型sic漂移层中的两侧位置处；

8、栅极沟槽，设置在所述第二n-型sic漂移层中的中间位置处；

9、栅介质层，设置在所述栅极沟槽的底部和内侧壁上；

10、栅电极，设置在所述栅介质层上；

11、多个栅极p+型屏蔽环，设置在所述第二n-型sic漂移层中，所述栅极沟槽的中间位置部分地覆盖所述多个栅极p+型屏蔽环；

12、p型基区，设置在所述源极p+型屏蔽层与所述栅极p+型屏蔽环之间；

13、n+型源区，设置在所述源极p+型屏蔽层与所述p型基区上方；

14、以及源极沟槽、源极欧姆接触电极、层间介质层、源极金属层和漏极欧姆接触电极。

15、在上述的方案中，所述栅极p+型屏蔽环包括的各个屏蔽环宽度从中间到两边逐渐减小，所述栅极p+型屏蔽环的总宽度与所述浮空p+型屏蔽环的总宽度之和等于所述栅极沟槽的宽度。

16、在上述的方案中，所述浮空p+型屏蔽环包括的屏蔽环的个数为偶数，所述栅极p+型屏蔽环包括的屏蔽环的个数为奇数，所述浮空p+型屏蔽环包括的屏蔽环的个数比所述栅极p+型屏蔽环包括的屏蔽环的个数多一个。

17、在上述的方案中，所述浮空p+型屏蔽环包括的单个屏蔽环的宽度和所述栅极p+型屏蔽环包括的单个屏蔽环的宽度均为不小于0.1μm。

18、在上述的方案中，所述第二n-型sic漂移层的掺杂浓度大于所述第一n-型sic漂移层的掺杂浓度。

19、在上述的方案中，所述源极p+型屏蔽层与所述栅极p+型屏蔽环的掺杂浓度相同，所述源极p+型屏蔽层与所述栅极p+型屏蔽环的掺杂浓度大于所述第二n-型sic漂移层的掺杂浓度。

20、在上述的方案中，所述源极沟槽设置在位于左侧的所述n+型源区、位于左侧的所述n+型源区下方的源极p+型屏蔽层的左侧位置，以及设置在位于右侧的所述n+型源区、位于右侧的所述n+型源区下方的源极p+型屏蔽层的右侧位置；所述源极欧姆接触电极设置在所述源极沟槽的底部、侧壁以及所述n+型源区的上方部分区域；所述层间介质层设置在所述栅电极上方、裸露的所述n+型源区的上方以及位于所述n+型源区上方的源极欧姆接触电极上方位置处；所述源极金属层设置在裸露的所述源极欧姆接触电极上以及所述层间介质层的上方；所述漏极欧姆接触电极设置在所述n+型sic衬底的背面。

21、本发明提供的双沟槽型sic mosfet器件，包括如上所述的双沟槽型sic mosfet元胞结构。

22、本发明提供的双沟槽型sic mosfet元胞结构的制备方法，包括：

23、提供一n+型sic衬底，在所述n+型sic衬底上形成第一n-型sic漂移层；

24、在所述第一n-型sic漂移层中制备出具有设定宽度和间距的多个浮空p+型屏蔽环；

25、在所述第一n-型sic漂移层上形成掺杂浓度高于第一n-型sic漂移层的第二n-型sic漂移层，并在所述第二n-型sic漂移层中形成源极p+型屏蔽层和各个屏蔽环宽度从中间到两边逐渐减小的多个栅极p+型屏蔽环；

26、在所述源极p+型屏蔽层与所述栅极p+型屏蔽环之间形成p型基区；

27、在所述第二n-型sic漂移层上形成n+型源区；

28、分别形成栅电极、源极欧姆接触电极、层间介质层、源极金属层以及漏极欧姆接触电极。

29、在上述的方案中，分别形成栅电极、源极欧姆接触电极、层间介质层、源极金属层以及漏极欧姆接触电极包括：

30、对所述n+型源区、所述n+型源区下方的源极p+型屏蔽层进行刻蚀，形成深入所述源极p+型屏蔽层的源极沟槽，并对所述n+型源区下方的p型基区、第二n-型sic漂移层以及所述第二n-型sic漂移层中的栅极p+型屏蔽环进行刻蚀，形成深入栅极p+型屏蔽环所在区域的栅极沟槽；

31、在所述栅极沟槽的底部和内侧壁上形成栅介质层，并在所述栅介质层上通过多晶硅淀积工艺形成栅电极；

32、在所述源极沟槽的底部、侧壁以及所述n+型源区的上方部分区域形成源极欧姆接触电极，并在所述n+型sic衬底的背面形成漏极欧姆接触电极；

33、在所述栅电极上方、裸露的所述n+型源区的上方以及位于所述n+型源区上方的源极欧姆接触电极上形成层间介质层；

34、在裸露的所述源极欧姆接触电极上以及所述层间介质层的上方形成源极金属层。

35、本发明实施例包括以下优点：

36、本发明实施例提供的双沟槽型sic mosfet元胞结构、器件及制备方法，使用浮空p+型屏蔽环相当于增加了背面空穴注入控制结构，在体二极管反向恢复后期注入空穴，抑制过剩载流子的快速抽取，从而提高体二极管的关断软度和动态鲁棒性，从而，使用浮空p+型屏蔽环可使得双沟槽型sic mosfet在电力电子系统中可以不需要与外部二极管反并联使用，减小了芯片面积及封装成本。

技术特征：

1.一种双沟槽型sic mosfet元胞结构，其特征在于，所述元胞结构包括：

2. 根据权利要求1所述的双沟槽型sic mosfet元胞结构，其特征在于，所述栅极p+型屏蔽环（6）包括的各个屏蔽环宽度从中间到两边逐渐减小，所述栅极p+型屏蔽环（6）的总宽度与所述浮空p+型屏蔽环（3）的总宽度之和等于所述栅极沟槽的宽度。

3.根据权利要求2所述的双沟槽型sic mosfet元胞结构，其特征在于，所述浮空p+型屏蔽环（3）包括的屏蔽环的个数为偶数，所述栅极p+型屏蔽环（6）包括的屏蔽环的个数为奇数，所述浮空p+型屏蔽环（3）包括的屏蔽环的个数比所述栅极p+型屏蔽环（6）包括的屏蔽环的个数多一个。

4.根据权利要求3所述的双沟槽型sic mosfet元胞结构，其特征在于，所述浮空p+型屏蔽环（3）包括的单个屏蔽环的宽度和所述栅极p+型屏蔽环（6）包括的单个屏蔽环的宽度均为不小于0.1μm。

5.根据权利要求1所述的双沟槽型sic mosfet元胞结构，其特征在于，所述第二n-型sic漂移层（4）的掺杂浓度大于所述第一n-型sic漂移层（2）的掺杂浓度。

6.根据权利要求1所述的双沟槽型sic mosfet元胞结构，其特征在于，所述源极p+型屏蔽层（5）与所述栅极p+型屏蔽环（6）的掺杂浓度相同，所述源极p+型屏蔽层（5）与所述栅极p+型屏蔽环（6）的掺杂浓度大于所述第二n-型sic漂移层（4）的掺杂浓度。

7.根据权利要求1所述的双沟槽型sic mosfet元胞结构，其特征在于，所述源极沟槽设置在位于左侧的所述n+型源区（8）、位于左侧的所述n+型源区（8）下方的源极p+型屏蔽层（5）的左侧位置，以及设置在位于右侧的所述n+型源区（8）、位于右侧的所述n+型源区（8）下方的源极p+型屏蔽层（5）的右侧位置；所述源极欧姆接触电极（11）设置在所述源极沟槽的底部、侧壁以及所述n+型源区（8）的上方部分区域；所述层间介质层（12）设置在所述栅电极（10）上方、裸露的所述n+型源区（8）的上方以及位于所述n+型源区（8）上方的源极欧姆接触电极（11）上方位置处；所述源极金属层（13）设置在裸露的所述源极欧姆接触电极（11）上以及所述层间介质层（12）的上方；所述漏极欧姆接触电极（14）设置在所述n+型sic衬底（1）的背面。

8.一种双沟槽型sic mosfet器件，其特征在于，包括如权利要求1-7中任一项所述的双沟槽型sic mosfet元胞结构。

9.一种如权利要求1-7任意一项所述的双沟槽型sic mosfet元胞结构的制备方法，其特征在于，所述方法包括：

10.根据权利要求9所述的双沟槽型sic mosfet元胞结构的制备方法，其特征在于，分别形成栅电极（10）、源极欧姆接触电极（11）、层间介质层（12）、源极金属层（13）以及漏极欧姆接触电极（14）包括：

技术总结
本发明涉及一种双沟槽型SiC MOSFET元胞结构、器件及制备方法，属于半导体器件技术领域，该元胞结构包括：N+型SiC衬底、第一N‑型SiC漂移层、设置在第一N‑型SiC漂移层中的多个浮空P+型屏蔽环、第二N‑型SiC漂移层、设置在所述第二N‑型SiC漂移层中的两侧位置处的源极P+型屏蔽层、栅极沟槽、栅介质层、栅电极、设置在所述第二N‑型SiC漂移层中的多个栅极P+型屏蔽环、P型基区、N+型源区以及源极沟槽、源极欧姆接触电极、层间介质层、源极金属层和漏极欧姆接触电极。本发明提供的双沟槽型SiC MOSFET元胞结构、器件及制备方法，可使得双沟槽型SiC MOSFET在电力电子系统中可以不需要与外部二极管反并联使用，减小了芯片面积及封装成本。

技术研发人员：马鸿铭,卞达开,张文渊,王哲
受保护的技术使用者：北京昕感科技有限责任公司
技术研发日：
技术公布日：2024/1/12