一种具有低漏电缓冲层结构的高电子迁移率晶体管

本发明属于半导体器件领域，主要涉及一种新型缓冲层结构，适用于氮化镓和氧化镓等材料的功率器件，特别是基于ⅲ-ⅳ族半导体材料多层复合结构的高电子迁移率晶体管。

背景技术：

1、传统硅(si)材料器件经过60多年的发展，其性能已经接近硅的理论极限，很难再有新的突破。由于新能源汽车、光伏发电、信息通信等领域的迅速发展，对功率器件的需求日益增长，这也促使了ⅲ-ⅳ族化合物半导体器件快速兴起。异质结的极化效应可以诱导产生具有高迁移率、高密度的二维电子气；此外ⅲ-ⅳ族半导体材料禁带宽度更大，拥有更大的临界击穿场强和耐高温特性。因此基于ⅲ-ⅳ族化合物半导体材料形成的异质结结构，可以制作具有高饱和漏电流、高耐压和高开关速率等优异特性的高电子迁移率晶体管。由于不同材料晶格常数、热膨胀系数不匹配，导致异质结生长过程中产生很多缺陷，因此高电子迁移率晶体管击穿电压远低于理论值。为了提高异质结结晶质量，高电子迁移率晶体管一般采用衬底、缓冲层、异质结和钝化层等多层复合结构。其中缓冲层距离沟道层很近且是半导体材料，因此在器件关断时沟道中载流子在大电场作用下会沿着缓冲层移动，造成缓冲层泄漏电流使器件提前击穿。在实际应用中，一般采用缓冲层掺杂技术、背势垒技术、pn结复合缓冲层、超晶格缓冲层技术等方法来抑制缓冲层泄漏电流。

2、本发明旨在提出一种具有低漏电缓冲层结构的高电子迁移率晶体管，其中漏电阻挡层可以显著阻碍电流通过缓冲层流向衬底或电极。从而提高高电子迁移率晶体管击穿电压，同时不会显著影响器件导通电阻，因此可以改善高电子迁移率晶体管击穿电压和导通电阻的矛盾关系。

技术实现思路

1、为了解决上述提到的问题，本发明提出一种具有低漏电缓冲层结构的高电子迁移率晶体管。本发明通过以下技术方案实现：

2、一种具有低漏电缓冲层结构的高电子迁移率晶体管，其特征包括：从下至上依次设置01衬底、02缓冲层、03漏电阻挡层、04沟道层和05势垒层；在05势垒层之上，从左至右依次设置07源极、08栅极和09漏极；在05势垒层之上、07源极和08栅极之间，设置有06钝化；在05势垒层之上、08栅极和09漏极之间，设置有06钝化层。所述03漏电阻挡层是由离子注入形成的高阻区。

3、本发明的优势：

4、本发明提出一种低漏电缓冲层结构的高电子迁移率晶体管，在缓冲层上表面利用离子注入工艺形成的高阻区作为漏电阻挡层；在高电子迁移率晶体管关断时，该阻挡层可以显著抑制沟道中载流子在大电场作用下向缓冲层泄漏，从而提高器件击穿电压。

技术特征：

1.一种具有低漏电缓冲层结构的高电子迁移率晶体管，其特征包括：从下至上依次设置01衬底、02缓冲层、03漏电阻挡层、04沟道层和05势垒层；在05势垒层之上，从左至右依次设置07源极、08栅极和09漏极；在05势垒层之上、07源极和08栅极之间，设置有06钝化；在05势垒层之上、08栅极和09漏极之间，设置有06钝化层。

2.一种具有低漏电缓冲层结构的高电子迁移率晶体管，其特征包括：最底部设置01衬底，在01衬底之上设置一个竖直的03漏电阻挡层，03漏电阻挡层左右都为02缓冲层，03漏电阻挡层底部与01衬底相接，顶部与04沟道层相接；02缓冲层和03漏电阻挡层之上依次为04沟道层、05势垒层；在05势垒层之上，从左至右依次设置07源极、08栅极和09漏极；在05势垒层之上、07源极和08栅极之间，设置有06钝化；在05势垒层之上、08栅极和09漏极之间，设置有06钝化层。

3.一种具有低漏电缓冲层结构的高电子迁移率晶体管，其特征包括：最底部设置01衬底，在01衬底之上设置两个不同位置竖直的03漏电阻挡层，03漏电阻挡层左右都为02缓冲层，03漏电阻挡层底部与01衬底相接，顶部与04沟道层相接；02缓冲层和03漏电阻挡层之上依次为04沟道层、05势垒层；在05势垒层之上，从左至右依次设置07源极、08栅极和09漏极；在05势垒层之上、07源极和08栅极之间，设置有06钝化；在05势垒层之上、08栅极和09漏极之间，设置有06钝化层。

4.所述权利要求1、2、3中的漏电阻挡层是由离子注入形成的高阻区。

技术总结
本发明公开了一种具有低漏电缓冲层结构的高电子迁移率晶体管，包括：01衬底、02缓冲层、03漏电阻挡层、04沟道层、05势垒层、06钝化层、07源极、08栅极和09漏极。其中漏电阻挡层是由离子注入形成的高阻区，因此可以阻止载流子在高电场作用下从源极通过缓冲层流向衬底或漏极，从而提高器件的击穿电压。

技术研发人员：刘家平,程骏骥,王志明
受保护的技术使用者：电子科技大学
技术研发日：
技术公布日：2024/1/16