具有夹层的双沟槽SiCMOSFET元胞结构、器件及制备方法与流程

本发明涉及半导体器件，尤其涉及一种具有夹层的双沟槽sic mosfet元胞结构、器件及制备方法。

背景技术：

1、sic mosfet面临的一个关键挑战是在sic/sio2界面处存在界面态和陷阱电荷对电子的散射效应，导致沟道迁移率较低，导通电阻较大。对此，采用沟槽型sic mosfet结构可以消除平面型sic mosfet结构的jfet区域电阻，并可以在另一晶向提高沟道迁移率，还可以减小元胞尺寸、增大元胞密度，共同促进导通电阻减小。但沟槽型sic mosfet结构的栅极沟槽底部存在电场集中效应，导致临界击穿电压降低，栅介质层存在可靠性问题。

2、为了解决这一问题，可以在栅极沟槽底部形成高掺杂的p+型屏蔽层，使得电场峰值从栅介质层转移到屏蔽层。但这会压缩电流从沟道流入漂移层的路径宽度，导致导通电阻增大。现有技术中的双沟槽型sic mosfet结构可以较好地实现临界击穿电压和导通电阻之间的折衷，但栅极沟槽底部中间位置的电场集中效应依然较严重，且栅漏电容较高，限制了开关频率和工作效率的提高。

技术实现思路

1、本发明意在提供一种具有夹层的双沟槽sic mosfet元胞结构、器件及制备方法，以解决现有技术中存在的不足，本发明要解决的技术问题通过以下技术方案来实现。

2、本发明提供的具有夹层的双沟槽sic mosfet元胞结构，包括：

3、依次堆叠的n++型sic衬底和n-型sic漂移层；

4、设置在所述n-型sic漂移层上的栅极沟槽；

5、设置在所述栅极沟槽下方的堆叠结构，其中，所述堆叠结构包括多个栅极沟槽p+型屏蔽环、设置在所述栅极沟槽p+型屏蔽环上方的栅极沟槽n型空穴阻挡层以及设置在所述栅极沟槽n型空穴阻挡层上方的栅极沟槽p+型屏蔽层；

6、对称设置在所述栅极沟槽两侧的半导体结构，其中，所述半导体结构包括源极沟槽、包围所述源极沟槽的底部以及部分侧壁的源极沟槽p+型屏蔽层、包围所述源极沟槽p+型屏蔽层下方以及部分侧壁的n型电流传导层、设置在所述n型电流传导层上方且覆盖在源极沟槽p+型屏蔽层其余侧壁的p型基区、设置在所述源极沟槽p+型屏蔽层和所述p型基区上方且覆盖在源极沟槽其余侧壁的n+型源区。

7、在上述的方案中，所述n型电流传导层的掺杂浓度高于所述n-型sic漂移层的掺杂浓度。

8、在上述的方案中，所述栅极沟槽n型空穴阻挡层的掺杂浓度高于所述n-型sic漂移层的掺杂浓度且低于所述n型电流传导层的掺杂浓度。

9、在上述的方案中，所述栅极沟槽p+型屏蔽环7的截面形状为半圆。

10、在上述的方案中，所述栅极沟槽p+型屏蔽环7的掺杂浓度大于所述栅极沟槽n型空穴阻挡层的掺杂浓度。

11、在上述的方案中，各个栅极沟槽p+型屏蔽环7之间的间距为0，所有栅极沟槽p+型屏蔽环7的宽度相同，且所有栅极沟槽p+型屏蔽环的宽度之和等于所述栅极沟槽的宽度。

12、本发明提供的具有夹层的双沟槽sic mosfet器件，包括如上所述的具有夹层的双沟槽sic mosfet元胞结构。

13、本发明提供的具有夹层的双沟槽sic mosfet元胞结构的制备方法，包括：

14、步骤s1：提供依次堆叠的n++型sic衬底和n-型sic漂移层，并在所述n-型sic漂移层中的两侧位置处分别制备出n型电流传导层；

15、步骤s2：在所述n型电流传导层中制备出源极沟槽p+型屏蔽层，以及在所述源极沟槽p+型屏蔽层之间的部分半导体结构中形成p型基区；

16、步骤s3：在部分所述源极沟槽p+型屏蔽层以及部分所述p型基区中形成n+型源区；

17、步骤s4：对以上形成的结构进行局部刻蚀，形成栅极沟槽；

18、步骤s5：在所述栅极沟槽下方的n-型sic漂移层中制备出栅极沟槽p+型屏蔽环，并在所述栅极沟槽p+型屏蔽环中制备出栅极沟槽n型空穴阻挡层，以及在栅极沟槽n型空穴阻挡层中制备出栅极沟槽p+型屏蔽层；

19、步骤s6：在以上形成的结构上分别形成栅介质层、栅电极、源极沟槽、源极欧姆接触电极、漏极欧姆接触电极、隔离介质层和金属层。

20、在上述的方案中，所述源极沟槽p+型屏蔽层之间的部分半导体结构包括：部分n-型sic漂移层以及部分n型电流传导层。

21、在上述的方案中，步骤s4包括：

22、对位于所述n型电流传导层之间的部分n-型sic漂移层、位于所述n型电流传导层之间的部分n-型sic漂移层上方的p型基区和n+型源区进行刻蚀，形成栅极沟槽。

23、本发明实施例包括以下优点：

24、本发明实施例提供的具有夹层的双沟槽sic mosfet元胞结构、器件及制备方法，通过同时使用源极沟槽p+型屏蔽层和栅极沟槽p+型屏蔽层，阻断状态下，在漏极电压较高时，直接位于栅极沟槽下方的栅极沟槽p+型屏蔽层可以降低栅介质层底部中间位置处的电场强度及寄生电容，位于栅极沟槽两侧的源极沟槽p+型屏蔽层的空间电荷区的拓展可以降低两侧栅介质层中的电场强度及寄生电容，从而实现对栅介质层全面的保护，降低开关损耗，提升器件的可靠性；根据工艺能力尽可能减小源极沟槽p+型屏蔽层与栅极沟槽的间距，导通状态下，在漏极电压较高时，源极沟槽p+型屏蔽层和栅极沟槽p+型屏蔽层空间电荷区的连接可以夹断导通路径，降低饱和漏极电流，避免短路状态下的大电流损坏器件；通过将掺杂浓度远高于n-型sic漂移层的n型电流传导层设置在源极沟槽p+型屏蔽层和栅极沟槽之间的区域，降低电流路径电阻；同时，n型电流传导层包围源极沟槽p+型屏蔽层，拓宽了电流路径，提升低电压下器件的导通能力，从而器件同时有较小的导通电阻和较优的短路能力； 位于栅极沟槽p+型屏蔽层下方的栅极沟槽n型空穴阻挡层，掺杂浓度高于n-型sic漂移层但低于n型电流传导层，将不同源极沟槽下方的n型电流传导层连接起来，可以减缓空间电荷区的拓宽，进一步降低导通损耗；通过在栅极沟槽n型空穴阻挡层下方设置截面形状为半圆的栅极沟槽p+型屏蔽环，可进一步加强对栅极沟槽底部的保护并确保短路状态下对电流的夹断效果，同时导通状态下电流可以通过栅极沟槽n型空穴阻挡层在栅极沟槽p+型屏蔽环之间流出，可以减小低电压下导通路径的压缩，进一步提升器件综合性能。

技术特征：

1.一种具有夹层的双沟槽sic mosfet元胞结构，其特征在于，所述元胞结构包括：

2.根据权利要求1所述的具有夹层的双沟槽sic mosfet元胞结构，其特征在于，所述n型电流传导层（3）的掺杂浓度高于所述n-型sic漂移层（2）的掺杂浓度。

3.根据权利要求1所述的具有夹层的双沟槽sic mosfet元胞结构，其特征在于，所述栅极沟槽n型空穴阻挡层（8）的掺杂浓度高于所述n-型sic漂移层（2）的掺杂浓度且低于所述n型电流传导层（3）的掺杂浓度。

4.根据权利要求1所述的具有夹层的双沟槽sic mosfet元胞结构，其特征在于，所述栅极沟槽p+型屏蔽环（7）的截面形状为半圆。

5.根据权利要求1所述的具有夹层的双沟槽sic mosfet元胞结构，其特征在于，所述栅极沟槽p+型屏蔽环（7）的掺杂浓度大于所述栅极沟槽n型空穴阻挡层（8）的掺杂浓度。

6.根据权利要求1所述的具有夹层的双沟槽sic mosfet元胞结构，其特征在于，各个栅极沟槽p+型屏蔽环（7）之间的间距为0，所有栅极沟槽p+型屏蔽环（7）的宽度相同，且所有栅极沟槽p+型屏蔽环（7）的宽度之和等于所述栅极沟槽的宽度。

7. 一种具有夹层的双沟槽sic mosfet器件，其特征在于，包括如权利要求1-6中任一项所述的具有夹层的双沟槽sic mosfet元胞结构。

8.一种如权利要求1-6任意一项所述的具有夹层的双沟槽sic mosfet元胞结构的制备方法，其特征在于，所述方法包括：

9.根据权利要求8所述的具有夹层的双沟槽sic mosfet元胞结构的制备方法，其特征在于，所述源极沟槽p+型屏蔽层（4）之间的部分半导体结构包括：部分n-型sic漂移层（2）以及部分n型电流传导层（3）。

10.根据权利要求8所述的具有夹层的双沟槽sic mosfet元胞结构的制备方法，其特征在于，步骤s4包括：

技术总结
本发明涉及一种具有夹层的双沟槽SiC MOSFET元胞结构、器件及制备方法，属于半导体器件技术领域，该元胞结构包括：依次堆叠的N++型SiC衬底和N‑型SiC漂移层；设置在N‑型SiC漂移层上的栅极沟槽；设置在栅极沟槽下方的包括栅极沟槽P+型屏蔽环、栅极沟槽N型空穴阻挡层和栅极沟槽P+型屏蔽层的堆叠结构；对称设置在栅极沟槽两侧的半导体结构。本申请提供的元胞结构、器件及制备方法，可实现对栅介质层全面的保护，降低开关损耗，提升器件的可靠性；同时，可提升低电压下器件的导通能力并降低高电压下的饱和电流，从而器件同时有较小的导通电阻和较优的短路能力。

技术研发人员：马鸿铭,张文渊,王哲
受保护的技术使用者：北京昕感科技有限责任公司
技术研发日：
技术公布日：2024/1/14