半导体装置的制作方法

本发明涉及一种半导体装置。

背景技术：

1、例如，专利文献1揭示了一种包含半导体层及绝缘栅型的多个晶体管的半导体装置，所述绝缘栅型的多个晶体管是以被个别地输入电独立的多个控制信号的方式与半导体层电独立而形成，且以有源箝位动作时的导通电阻与普通动作时的导通电阻不同的方式个别地加以通断控制。

2、[先前技术文献]

3、[专利文献]

4、[专利文献1]日本专利特开2022-97649号公报

技术实现思路

1、[发明要解决的问题]

2、本发明的一实施方式提供一种半导体装置，其混载有各自为了实现所希望的特性而具有较佳结构的多个元件。

3、[解决问题的技术手段]

4、本发明的一实施方式的半导体装置包含：半导体芯片，具有元件主面；第1元件，形成在所述元件主面，且包含dti(deep trench isolation，深沟槽分离)结构作为元件结构的一部分；第2元件，形成在所述元件主面，与所述第1元件分离，且包含sti(shallowtrench isolation，浅沟槽分离)结构；及第3元件，形成在所述元件主面，与所述第1元件及所述第2元件分离，且包含locos(local oxidation of silicon，硅局部氧化)结构。

5、[发明的效果]

6、根据本发明的一实施方式的半导体装置，在共通的半导体芯片混载有包含dti结构的第1元件、包含sti结构的第2元件、及包含locos结构的第3元件。由此，多个第1～第3元件各自都能够实现所希望的特性。

技术特征：

1.一种半导体装置，包含：

2.根据权利要求1所述的半导体装置，其中所述dti结构包含沟槽栅结构。

3.根据权利要求2所述的半导体装置，其中所述沟槽栅结构具有多电极结构，该多电极结构包含以通过绝缘体而在上下方向上绝缘分离的方式埋设在栅沟槽内的上电极及下电极。

4.根据权利要求2或3所述的半导体装置，其中多个所述沟槽栅结构隔开间隔而形成在所述半导体芯片的所述元件主面，且

5.根据权利要求2至4中任一项所述的半导体装置，其中各所述沟槽栅结构的宽度为0.4μm以上且2μm以下。

6.根据权利要求1至5中任一项所述的半导体装置，其中所述sti结构包含元件分离结构，该元件分离结构划分形成供形成所述第2元件的元件结构的第1有源区域；且

7.根据权利要求6所述的半导体装置，其中在沿着第1方向的剖视下，所述第1有源区域被一对所述元件分离结构从所述第1方向的两侧夹住，且

8.根据权利要求1至7中任一项所述的半导体装置，其中所述第3元件包含：栅电极，隔着栅极绝缘膜而形成在所述元件主面上；及作为所述locos结构的场绝缘膜，形成在所述栅电极的一部分与所述元件主面之间，比所述栅极绝缘膜厚。

9.根据权利要求8所述的半导体装置，其中所述场绝缘膜将相对于所述元件主面而埋设在所述半导体芯片内的埋设部与相对于所述元件主面而向所述埋设部的相反侧突出的突出部一体地包含，且

10.根据权利要求8或9所述的半导体装置，其中所述场绝缘膜划分形成供形成所述第3元件的元件结构的第2有源区域，且

11.根据权利要求1至5中任一项所述的半导体装置，其中所述dti结构包含沟槽栅结构，该沟槽栅结构包含以通过绝缘体而在上下方向上绝缘分离的方式埋设在栅沟槽内的上电极及下电极；

12.根据权利要求1至11中任一项所述的半导体装置，其中所述第1元件包含以被输入多个栅极信号的方式构成的栅极分割型的输出晶体管，

13.根据权利要求12所述的半导体装置，其中所述第1cmis晶体管构成逻辑电路，该逻辑电路形成在控制所述输出晶体管的控制区域。

14.根据权利要求12所述的半导体装置，其中所述第2cmis晶体管构成放大电路，该放大电路形成在控制所述输出晶体管的控制区域。

15.根据权利要求12所述的半导体装置，其中所述第1cmis晶体管构成逻辑电路，该逻辑电路形成在控制所述输出晶体管的控制区域；且

技术总结
本发明提供一种半导体装置，其混载有各自为了实现所希望的特性而具有较佳结构的多个元件。本发明的半导体装置包含：半导体芯片，具有元件主面；第1元件，形成在元件主面，包含DTI结构作为元件结构的一部分；第2元件，形成在元件主面，与第1元件分离，包含STI结构；及第3元件，形成在元件主面，与第1元件及第2元件分离，包含LOCOS结构。

技术研发人员：福田泰诏,奥田肇,山本圭司
受保护的技术使用者：罗姆股份有限公司
技术研发日：
技术公布日：2024/6/23