半导体结构的制备方法与流程

本公开关于一种半导体结构的制备方法。特别是有关于一种使用硬遮罩结构的半导体结构的制备方法。

背景技术：

1、硬遮罩结构广泛用于形成半导体结构。在半导体结构中并未期望有图案化特征/线条的摆动(wiggling)，特别是对于缩减到100nm以下(sub-100nm)尺度的半导体结构的特征尺寸。因此，需要解决摆动问题以获得良好的特征/线条图案。

2、上文的“先前技术”说明仅提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的的“先前技术”的任何说明均不应作为本案的任一部分。

技术实现思路

1、本公开的一实施例提供一种半导体结构的制备方法。该制备方法包括形成一导电层在一基底上；以及形成一第一可灰化硬遮罩在该导电层上。该制备方法亦包括形成一第一介电抗反射涂层在该第一可灰化硬遮罩上；以及形成一第二可灰化硬遮罩在该第一介电抗反射涂层上；其中该第一可灰化硬遮罩的一应力从大约-100mpa到大约100mpa。该制备方法还包括蚀刻该第一可灰化硬遮罩、该第一介电抗反射涂层以及该第二可灰化硬遮罩以将一第一图案转移到至少该第一可灰化硬遮罩。该制备方法还包括根据该第一可灰化硬遮罩而蚀刻该导电层以形成一图案化导电层。该制备方法还包括形成一多孔介电层在该导电层上；以及以具有该第一图案的该第一可灰化硬遮罩作为遮罩来蚀刻该多孔介电层。

2、该硬遮罩结构的该下可灰化硬遮罩邻近待图案化的一目标层且具有一相对低的应力，以便有效降低该下可灰化硬遮罩因自身内应力所引起的变形，因此，无论该下可灰化硬遮罩的模数或密度如何，都可以显著减少该图案化目标层的摆动问题。此外，该图案化导电层可作为位元线。随着减轻或防止位元线的线条弯曲及/或摆动问题，可以使位元线的形状与位置更加准确与精密，增加位元线与相邻接触结构的接触面积，降低电阻，提高信号传输速率，改善电性效能。

3、上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。

技术特征：

1.一种半导体结构的制备方法，包括：

2.如权利要求1所述的半导体结构的制备方法，其中该第一可灰化硬遮罩的该应力从大约-50mpa到大约50mpa。

3.如权利要求1所述的半导体结构的制备方法，其中该第二可灰化硬遮罩的一压应力等于或大于大约-200mpa。

4.如权利要求1所述的半导体结构的制备方法，其中形成该第一介电抗反射涂层包括：

5.如权利要求1所述的半导体结构的制备方法，其中蚀刻该第二可灰化硬遮罩包括：

6.如权利要求5所述的半导体结构的制备方法，还包括：

7.如权利要求6所述的半导体结构的制备方法，还包括：

8.如权利要求7所述的半导体结构的制备方法，还包括：

9.如权利要求1所述的半导体结构的制备方法，其中该基底包括多个导电部于该导电层下，该半导体结构的制备方法还包括：

技术总结
本公开提供一种半导体结构的制备方法，包括：形成一导电层在一基底上；形成一第一可灰化硬遮罩在该导电层上，其中该第一可灰化硬遮罩的一应力从大约‑100MPa到大约100MPa；形成一第一介电抗反射涂层在该第一可灰化硬遮罩上；形成一第二可灰化硬遮罩在该第一介电抗反射涂层上；蚀刻该第一可灰化硬遮罩、该第一介电抗反射涂层以及该第二可灰化硬遮罩以将一第一图案转移到至少该第一可灰化硬遮罩；根据该第一可灰化硬遮罩而蚀刻该导电层以形成一图案化导电层；形成一多孔介电层在该导电层上；以及以具有该第一图案的该第一可灰化硬遮罩作为遮罩来蚀刻该多孔介电层。

技术研发人员：方伟权
受保护的技术使用者：南亚科技股份有限公司
技术研发日：
技术公布日：2024/3/21