半导体封装的制作方法

本技术涉及一种半导体封装。

背景技术：

1、因各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体产业经历了高速发展。在很大程度上，集成密度的提高源于最小特征尺寸(minimum feature size)的迭代减小，此使得更多的元件能够被整合至给定的面积中。随着对日益缩小的电子装置的需求的增长，浮现了向更小且更具创造性的半导体裸片封装技术发展的趋势。此种封装系统的一个示例是叠层封装(package-on-package，pop)技术。在叠层封装装置中，顶部半导体封装堆叠于底部半导体封装顶上，以提供高整合程度及元件密度。叠层封装技术大致上可使具有增强的功能性及在印刷电路板(printed circuitboard，pcb)上的小占据面积(small footprints)的半导体元件能够被生产。

技术实现思路

1、本实用新型的一实施例提供一种半导体封装包括：第一半导体元件，包括第一基底；第一接触接垫，位于第一基底上；第一热传导特征，位于第一基底上，其中第一热传导特征延伸至第一基底中，其中，第一热传导特征设置于第一半导体元件的第一区域之上；第二半导体元件，位于第一基底之上，其中第二半导体元件包括第二接触接垫，其中第二接触接垫电性连接至对应的第一接触接垫，且其中，第二半导体元件设置于第一半导体元件的第二区域之上；第一热传导桥，位于第一半导体元件的第一区域之上且位于第二半导体元件旁，第一热传导桥包括第二基底、位于第二基底的第一侧上的第二热传导特征，其中第二热传导特征延伸至第二基底中，且其中第二热传导特征接合至第一热传导特征；以及第一封装胶体，位于第一半导体元件之上且沿着第二半导体元件的侧壁及第一热传导桥的侧壁。

2、本实用新型的另一实施例提供一种半导体封装包括：第一半导体元件，包括第一基底；第一封装胶体，沿着第一半导体元件的侧壁；第一介电层，位于第一封装胶体及第一基底上；第一热传导特征，延伸至第一介电层及第一基底中；第二半导体元件，包括第二基底，其中第二半导体元件接合至第一介电层；第一热传导桥，设置于第二半导体元件旁，第一热传导桥包括第三基底、位于第三基底的第一侧上的第二介电层以及延伸至第二介电层及第三基底中的第二热传导特征，其中第三基底的第二侧与第三基底的第一侧相对，其中第二热传导特征接合至第一热传导特征；以及第二封装胶体，位于第一介电层上且沿着第二半导体元件的侧壁。

3、本实用新型的又一实施例提供一种半导体封装的制造方法包括：邻近第一半导体元件而形成第一封装胶体，第一半导体元件包括第一基底及位于第一基底中的穿孔；在第一半导体元件及第一封装胶体上形成第一介电层；在第一介电层中形成第一接合接垫，其中第一接合接垫连接至穿孔；在第一介电层及第一基底中形成第一热传导特征；将第二半导体元件接合至第一介电层及第一接合接垫；将第一热传导桥接合至第一介电层及第一热传导特征，其中第一热传导桥沿着第二半导体元件的第一侧壁设置，其中第一热传导桥包括第二热传导特征，且其中第二热传导特征接合至对应的第一热传导特征；以及邻近第二半导体元件而形成第二封装胶体。

技术特征：

1.一种半导体封装，其特征在于，包括：

2.如权利要求1所述的半导体封装，其特征在于，还包括位于所述第一基底上的第一介电层及位于所述第二基底的所述第一侧上的第二介电层，其中所述第一热传导特征延伸穿过所述第一介电层，其中所述第二热传导特征延伸穿过所述第二介电层，且其中所述第一介电层接合至所述第二介电层。

3.如权利要求2所述的半导体封装，其特征在于，还包括沿着所述第一半导体元件的侧壁的第二封装胶体，其中所述第一介电层在所述第一封装胶体与所述第二封装胶体之间延伸。

4.如权利要求2所述的半导体封装，其特征在于，所述第一热传导特征包括位于所述第一介电层中的具有第一高度的第一部分以及位于所述第一基底中的具有第二高度的第二部分，其中所述第一高度等于所述第一介电层的厚度，其中所述第二高度等于自所述第一介电层的底表面至所述第一热传导特征的底表面的距离，且其中所述第二高度大于所述第一高度。

5.如权利要求1所述的半导体封装，其特征在于，还包括：

6.如权利要求5所述的半导体封装，其特征在于，还包括第二热传导桥，其中所述第二热传导桥包括：

技术总结
本技术提供一种半导体封装，包括具有第一基底及位于第一基底上的第一接触接垫的第一半导体元件、位于第一基底上且延伸至第一基底中的第一热传导特征、位于第一基底之上的第二半导体元件、位于第一半导体元件之上且位于第二半导体元件旁的第一热传导桥及位于第一半导体元件之上且沿着第二半导体元件与第一热传导桥的侧壁的第一封装胶体。第二半导体元件包括电性连接至第一接触接垫的第二接触接垫。第一热传导桥包括第二基底及位于第二基底上且延伸至第二基底中的第二热传导特征。第二热传导特征接合至第一热传导特征。

技术研发人员：陈明发
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：20230609
技术公布日：2024/4/24