屏蔽栅MOS器件及其制备方法、芯片与流程

本申请属于功率器件，尤其涉及一种屏蔽栅mos器件及其制备方法、芯片。

背景技术：

1、屏蔽栅极沟槽(shield gate trench，sgt)结构金属氧化物半导体(metal oxidesemiconductor，mos)器件作为开关器件广泛应用于电源管理系统，是核心的功率控制部件。sgtmos器件的栅极结构包括位于深沟槽中的屏蔽多晶硅结构和多晶硅栅结构，其中该屏蔽多晶硅结构位于深沟槽的下部，多晶硅栅结构位于深沟槽的上部。屏蔽多晶硅结构、多晶硅栅结构和深沟槽之间相互隔离。该有源区的顶层形成沟道区，位于沟道区上的外延层表层形成源区。通过接触孔将该源区引出，通常在用于引出源区的接触孔的底端周围形成重掺杂接触区，该重掺杂接触区与沟道区接触。

2、然而，目前的sgtmos器件在低压场景下为了得到最优的扩散电阻，通常会降低器件的外延电阻，然而外延电阻过低会导致p阱和屏蔽栅的耗尽作用大大减小，从而降低器件的耐压。

技术实现思路

1、为了解决上述技术问题，本申请实施例提供了一种屏蔽栅mos器件及其制备方法、芯片，可以在解决目前的屏蔽栅mos器件无法兼容较低的扩散电阻和较高的器件耐压的问题。

2、本申请实施例第一方面提供了一种屏蔽栅mos器件，所述屏蔽栅mos器件包括：

3、衬底层和漏极层，所述漏极层形成于所述衬底层的背面；

4、缓冲层、n型漂移区，所述缓冲层形成于所述n型漂移区与所述衬底层的正面之间；其中，所述n型漂移区为凹形结构；

5、栅极介质层，形成于所述n型漂移区的凹槽底部以及凹槽内壁；

6、屏蔽栅多晶硅层和栅极多晶硅层，形成于所述栅极介质层内，所述栅极多晶硅层位于所述屏蔽栅多晶硅层的上方，且所述栅极介质层分别包裹所述屏蔽栅多晶硅层和所述栅极多晶硅层；

7、第一p型岛区、第二p型岛区，形成于所述屏蔽栅多晶硅层的两侧，且所述第一p型岛区、所述第二p型岛区与所述栅极介质层互不接触；

8、第一p型基区、第二p型基区，形成于所述n型漂移区的两侧部上，且所述第一p型基区和所述第二p型基区与所述栅极介质层接触；

9、第一高k介质层，形成于所述第一p型基区与所述第一p型岛区之间；

10、第二高k介质层，形成于所述第二p型基区与所述第二p型岛区之间；

11、第一n型源区、第二n型源区，分别形成于所述第一p型基区和所述第二p型基区上；

12、第一p型重掺杂区和第二p型重掺杂区，分别形成于所述n型漂移区的两侧部上；

13、源极层，形成于所述第一n型源区、所述第二n型源区、所述第一p型重掺杂区、所述第二p型重掺杂区、所述第一肖特基金属层以及所述第二肖特基金属层上，且所述源极层与所述屏蔽栅多晶硅层连接。

14、在一些实施例中，所述第一高k介质层、所述第二高k介质层分别位于所述屏蔽栅多晶硅层和所述栅极多晶硅层之间的栅极介质层的两侧。

15、在一些实施例中，所述第一p型岛区与第二p型岛区以所述屏蔽栅多晶硅层呈轴对称设置。

16、在一些实施例中，所述第一高k介质层与所述第二高k介质层以所述屏蔽栅多晶硅层和所述栅极多晶硅层之间的栅极介质层呈轴对称设置。

17、在一些实施例中，所述第一p型岛区与所述栅极介质层之间的距离等于所述第一高k介质层与栅极介质层之间的距离；和/或者

18、所述第二p型岛区与所述栅极介质层之间的距离等于所述第二高k介质层与栅极介质层之间的距离。

19、在一些实施例中，所述第一肖特基金属层与所述n型漂移区之间形成肖特基结，且所述第一肖特基金属层与所述第一高k介质层相对设置；和/或者

20、所述第二肖特基金属层与所述n型漂移区之间形成肖特基结，且所述第二肖特基金属层与所述第二高k介质层相对设置。

21、在一些实施例中，所述第一p型岛区与所述第一高k介质层之间的距离等于所述屏蔽栅多晶硅层的高度。

22、在一些实施例中，所述第一p型岛区和所述第二p型岛区的掺杂浓度大于所述第一p型基区和所述第二p型基区的掺杂浓度。

23、本申请实施例第二方面还提供了一种屏蔽栅mos器件的制备方法，所述屏蔽栅mos器件的制备方法包括：

24、在衬底层的正面外延生长缓冲层和漂移层，并依次注入n型掺杂离子和p型掺杂离子形成n型漂移区、第一p型岛区、第二p型岛区，然后继续外延生长漂移层并沉积高k介质材料形成包裹第一高k介质层与第二高k介质层的n型漂移区；

25、在所述n型漂移区上依次注入p型掺杂离子和n型掺杂离子形成p型基层、n型源层、第一p型重掺杂区和第二p型重掺杂区；其中，所述n型源层位于所述p型基层上，所述第一p型重掺杂区和所述第二p型重掺杂区位于所述n型源层的两侧，且所述第一p型重掺杂区和所述第二p型重掺杂区深入至所述n型漂移区；

26、在所述n型源层上进行刻蚀形成深入至所述n型漂移区的第一深槽，以将所述n型源层划分为第一n型源区、第二n型源区，并在所述第一深槽的底部以及侧壁形成栅极介质层，并填充多晶硅材料形成屏蔽栅多晶硅层，然后继续形成栅极介质层后填充多晶硅材料形成栅极多晶硅层；其中，所述栅极多晶硅层位于所述屏蔽栅多晶硅层的上方，且所述栅极介质层分别包裹所述屏蔽栅多晶硅层和所述栅极多晶硅层；

27、对所述第一p型重掺杂区和所述第二p型重掺杂区分别刻蚀形成第二深槽和第三深槽，并在所述第二深槽和第三深槽内沉积肖特基材料，以形成与n型漂移区接触的第一肖特基金属层和第二肖特基金属层；

28、沉积源极金属材料形成与所述第一n型源区、所述第二n型源区、所述第一p型重掺杂区、所述第二p型重掺杂区、所述第一肖特基金属层以及所述第二肖特基金属层接触的源极层，并在所述衬底层的背面沉积漏极金属材料形成漏极层；其中，所述源极层与所述屏蔽栅多晶硅层连接。

29、本申请实施例第三方面还提供了一种芯片，包括如上述任一项实施例所述的屏蔽栅mos器件；或者包括如上述实施例所述的制备方法制备的屏蔽栅mos器件。

30、本申请实施例的有益效果：在衬底层的正面形成凹形结构的n型漂移区，n型漂移区的凹槽内形成屏蔽栅多晶硅层和栅极多晶硅层，栅极多晶硅层位于屏蔽栅多晶硅层的上方，且栅极介质层分别包裹屏蔽栅多晶硅层和栅极多晶硅层，第一p型岛区、第二p型岛区形成于栅极介质层的两侧，第一高k介质层和第二高k介质层形成于栅极介质层的两侧，通过在n型漂移区形成p型岛区和高k介质层，由第一高k介质层和第二高k介质层形成高电场，拉高器件内互联区域的低电场，并由第一p型岛区、第二p型岛区对屏蔽栅进行辅助耗尽，减弱底部的栅极介质层的电场，进一步提高器件的电场，提升器件的耐压。

技术特征：

1.一种屏蔽栅mos器件，其特征在于，所述屏蔽栅mos器件包括：

2.如权利要求1所述的屏蔽栅mos器件，其特征在于，所述第一高k介质层、所述第二高k介质层分别位于所述屏蔽栅多晶硅层和所述栅极多晶硅层之间的栅极介质层的两侧。

3.如权利要求1所述的屏蔽栅mos器件，其特征在于，所述第一p型岛区与第二p型岛区以所述屏蔽栅多晶硅层呈轴对称设置。

4. 如权利要求1所述的屏蔽栅mos器件，其特征在于，所述第一高k介质层与所述第二高k介质层以所述屏蔽栅多晶硅层和所述栅极多晶硅层之间的栅极介质层呈轴对称设置。

5.如权利要求1所述的屏蔽栅mos器件，其特征在于，所述第一p型岛区与所述栅极介质层之间的距离等于所述第一高k介质层与栅极介质层之间的距离；和/或者

6.如权利要求1所述的屏蔽栅mos器件，其特征在于，所述第一肖特基金属层与所述n型漂移区之间形成肖特基结，且所述第一肖特基金属层与所述第一高k介质层相对设置；和/或者

7.如权利要求1所述的屏蔽栅mos器件，其特征在于，所述第一p型岛区与所述第一高k介质层之间的距离等于所述屏蔽栅多晶硅层的高度。

8.如权利要求1-6任一项所述的屏蔽栅mos器件，其特征在于，所述第一p型岛区和所述第二p型岛区的掺杂浓度大于所述第一p型基区和所述第二p型基区的掺杂浓度。

9.一种屏蔽栅mos器件的制备方法，其特征在于，所述屏蔽栅mos器件的制备方法包括：

10.一种芯片，其特征在于，包括如权利要求1-8任一项所述的屏蔽栅mos器件；或者包括如权利要求9所述的制备方法制备的屏蔽栅mos器件。

技术总结
本申请属于功率器件技术领域，提供了一种屏蔽栅MOS器件及其制备方法、芯片，在衬底层的正面形成凹形结构的N型漂移区，N型漂移区的凹槽内形成屏蔽栅多晶硅层和栅极多晶硅层，栅极多晶硅层位于屏蔽栅多晶硅层的上方，且栅极介质层分别包裹屏蔽栅多晶硅层和栅极多晶硅层，第一P型岛区、第二P型岛区形成于栅极介质层的两侧，第一高K介质层和第二高K介质层形成于栅极介质层的两侧，通过在N型漂移区形成P型岛区和高K介质层，由第一高K介质层和第二高K介质层形成高电场，拉高器件内互联区域的低电场，并由第一P型岛区、第二P型岛区对屏蔽栅进行辅助耗尽，减弱底部的栅极介质层的电场，进一步提高器件的电场，提升器件的耐压。

技术研发人员：刘涛
受保护的技术使用者：深圳天狼芯半导体有限公司
技术研发日：
技术公布日：2024/4/17