半导体器件及其制作方法与流程

本发明涉及半导体，特别涉及一种半导体器件及其制作方法。

背景技术：

1、随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小、以及半导体器件高度集成化的发展，金属氧化物半导体器件的关键尺寸也不断减小，栅极长度和栅极间距也随之缩小至更小的尺寸。目前形成栅极结构的工艺中，通常采用栅极切断技术对条状栅极进行切断，切断后的栅极与不同的晶体管相对应，可以提高晶体管的集成度。

2、图1至图5是现有技术中的半导体器件的制作方法的各步骤结构示意图。请参考图1所示，在衬底10上形成多个栅极结构11，所述栅极结构11上形成有第一掩膜层12，所述栅极结构11与所述第一掩膜层12的侧壁形成有侧墙13，栅极结构11之间的所述衬底10上形成有第一层间介质14。请参考图2所示，形成第二掩膜层16，对所述第二掩膜层16进行刻蚀形成至少一个开口17，所述开口17暴露出部分所述栅极结构11及其附近的部分第一层间介质层14。请参考图3所示，以所述第二掩膜层16为掩膜去除所述第一掩膜层12、所述侧墙13以及所述栅极结构11，形成暴露所述衬底10的凹槽，从而完成栅极结构的切断。请参考图4所示，重新形成第一层间介质14并进行化学机械研磨，使得所述第一层间介质14仅填满所述凹槽。请参考图5所示，去除部分所述第一层间介质14，并形成第二层间介质层18，优选采用高密度等离子体化学气相沉积工艺形成所述第二层间介质层18。

3、在上述制作方法中，形成第二掩膜层16之后，对所述第二掩膜层16进行刻蚀形成所述开口17的过程中，会不可避免的对所述开口17底部的所述第一掩膜层12造成损失，从而使得所述栅极结构11与所述第一掩膜层12的整体高度降低，会造成后续形成的栅极的高度降低。另外，重新形成第一层间介质14之后需要进行化学机械研磨，而第一层间介质层14为场氧化层，其相对于第二层间介质层18而言材质会比较软，并不易进行化学机械研磨。

技术实现思路

1、本发明的目的在于提供一种半导体器件及其制作方法，能够减少栅极高度的损失。

2、为解决上述技术问题，根据本发明的第一个方面，提供了一种半导体器件的制作方法，包括以下步骤：

3、提供衬底，所述衬底上形成有多个栅极结构，所述栅极结构顶部形成有第一掩膜层，所述栅极结构与所述第一掩膜层的侧壁形成有侧墙，相邻所述栅极结构之间的所述衬底上形成有第一层间介质层，所述第一层间介质层的顶部与所述第一掩膜层的顶部平齐；

4、去除部分所述第一层间介质层，使得所述第一层间介质层的顶部低于所述第一掩膜层的顶部；

5、形成第二层间介质层，所述第二层间介质层填满相邻所述第一掩膜层之间的间隙并覆盖所述第一掩膜层；

6、形成第二掩膜层在所述第二层间介质层上，对所述第二掩膜层进行刻蚀形成暴露所述第二层间介质层的至少一个开口，所述开口至少暴露出部分所述栅极结构及其两侧侧墙所在的区域；

7、以所述第二掩膜层为掩膜去除部分所述第二层间介质层至暴露出所述第一掩膜层，形成第一凹槽；

8、去除所述第一凹槽暴露出的所述第一掩膜层以及所述第一掩膜层两侧的部分高度的所述侧墙，形成第二凹槽；

9、去除所述第二凹槽暴露出的所述栅极结构，形成第三凹槽；以及

10、去除所述第二掩膜层，填充第三层间介质层在所述第三凹槽内并进行平坦化至暴露出所述第一掩膜层。

11、可选的，所述栅极结构及其两侧侧墙的总截面宽度为w1，相邻栅极结构的相邻侧墙之间的截面宽度为w2，所述开口的截面宽度w3满足：w1≤w3≤w1+2*w2。

12、可选的，采用siconi刻蚀工艺去除部分所述第一层间介质层。

13、可选的，采用高密度等离子体化学气相沉积工艺形成所述第二层间介质层与所述第三层间介质层。

14、可选的，所述形成第二层间介质层，所述第二层间介质层填满相邻所述第一掩膜层之间的间隙并覆盖所述第一掩膜层的方法包括：

15、形成初始第二层间介质层，所述初始第二层间介质层覆盖所述第一层间介质层与所述第一掩膜层；以及

16、平坦化所述初始第二层间介质层以形成所述第二层间介质层，所述第二层间介质层的顶部与所述第一掩膜层的顶部的高度差在预订范围内。

17、可选的，所述预订范围介于之间。

18、可选的，所述填充第三层间介质层在所述第三凹槽内并进行平坦化至暴露出所述第一掩膜层的方法包括：

19、形成初始第三层间介质层，所述初始第三介质层填满所述第三凹槽并覆盖所述第二层间介质层；以及

20、进行平坦化至暴露出所述第一掩膜层。

21、可选的，所述第一掩膜层的材质与所述侧墙的材质相同。

22、为解决上述技术问题，根据本发明的第二个方面，还提供了一种半导体器件，采用如上所述的半导体器件的制作方法制作而成，所述半导体器件包括：

23、衬底；

24、位于所述衬底上的多个栅极结构，所述栅极结构顶部形成有第一掩膜层，所述栅极结构与所述第一掩膜层的侧壁形成有侧墙；

25、第一层间介质层，位于相邻所述栅极结构之间的所述衬底上；

26、第二层间介质层，位于相邻所述栅极结构之间的所述衬底上且位于所述第一层间介质层上；

27、第三凹槽，贯穿部分所述栅极结构暴露出部分所述衬底以作为部分所述栅极结构断点，所述第三凹槽的侧壁底部形成有所述侧墙；以及

28、第三层间介质层，填充于所述第三凹槽内。

29、可选的，所述栅极结构及其两侧侧墙的总截面宽度为w1，相邻栅极结构的相邻侧墙之间的截面宽度为w2，所述第三凹槽顶部的截面宽度w3满足：w1≤w3≤w1+2*w2。

30、综上所述，在本发明提供的半导体器件及其制作方法中，首先去除部分第一层间介质层，使得所述第一层间介质层的顶部低于所述第一掩膜层的顶部，然后形成第二层间介质层，第二层间介质层填满相邻所述第一掩膜层之间的间隙并覆盖第一掩膜层，后续在第二层间介质层上形成第二掩膜层，对所述第二掩膜层进行刻蚀形成开口，由于第二掩膜层是位于所述第二层间介质层之上，对所述第二掩膜层进行刻蚀时并不会对所述第二层间介质层下方的第一掩膜层造成损伤，因此避免了后续栅极高度的损失。

31、另外，去除第一掩膜层以及所述第一掩膜层两侧的部分高度的所述侧墙，还保留有部分高度的侧墙，所述侧墙能够防止第一层间介质层的塌陷，同时还能够防止去除栅极结构时对源/漏极造成损伤。

技术特征：

1.一种半导体器件的制作方法，其特征在于，包括以下步骤：

2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述栅极结构及其两侧侧墙的总截面宽度为w1，相邻栅极结构的相邻侧墙之间的截面宽度为w2，所述开口的截面宽度w3满足：w1≤w3≤w1+2*w2。

3.根据权利要求1所述的半导体器件的制作方法，其特征在于，采用siconi刻蚀工艺去除部分所述第一层间介质层。

4.根据权利要求1所述的半导体器件的制作方法，其特征在于，采用高密度等离子体化学气相沉积工艺形成所述第二层间介质层与所述第三层间介质层。

5.根据权利要求4所述的半导体器件的制作方法，其特征在于，所述形成第二层间介质层，所述第二层间介质层填满相邻所述第一掩膜层之间的间隙并覆盖所述第一掩膜层的方法包括：

6.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述预订范围介于之间。

7.根据权利要求4所述的半导体器件的制作方法，其特征在于，所述填充第三层间介质层在所述第三凹槽内并进行平坦化至暴露出所述第一掩膜层的方法包括：

8.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一掩膜层的材质与所述侧墙的材质相同。

9.一种半导体器件，其特征在于，采用如权利要求1～8中任一项所述的半导体器件的制作方法制作而成，所述半导体器件包括：

10.根据权利要求9所述的半导体器件，其特征在于，所述栅极结构及其两侧侧墙的总截面宽度为w1，相邻栅极结构的相邻侧墙之间的截面宽度为w2，所述第三凹槽顶部的截面宽度w3满足：w1≤w3≤w1+2*w2。

技术总结
本发明提供一种半导体器件及其制作方法，所述方法包括：提供衬底，衬底上形成多个栅极结构，栅极结构顶部形成第一掩膜层，侧壁形成侧墙，相邻栅极结构之间形成第一层间介质层；去除部分第一层间介质层；形成覆盖第一掩膜层的第二层间介质层；形成第二掩膜层，进行刻蚀形成暴露第二层间介质层的至少一个开口，开口至少暴露出部分栅极结构及其侧墙所在区域；去除部分第二层间介质层；去除第一掩膜层以及两侧的部分侧墙；去除栅极结构；去除第二掩膜层，填充第三层间介质层。本发明中由于第二掩膜层是位于第二层间介质层之上，对第二掩膜层进行刻蚀时并不会对第二层间介质层下方的第一掩膜层造成损伤，因此避免了后续栅极高度的损失。

技术研发人员：高理想,孙茂,张宏光
受保护的技术使用者：杭州积海半导体有限公司
技术研发日：
技术公布日：2024/5/29