宽禁带半导体器件的制作方法

本发明属于电力电子，具体涉及一种宽禁带半导体器件。

背景技术：

1、功率半导体器件是电力电子技术的核心组件，对于电力电子系统的能量转换效率有着决定性的影响。理想的功率半导体器件在具有足够高电压阻断能力的同时还需要有尽可能低的导通损耗和开关损耗。在宽禁带半导体mosfet器件中，沟道电阻占比较大，是器件导通损耗的主要来源。另一方面，沟道电阻占比较大使得宽禁带半导体mosfet器件处于反向截止状态时，源漏电场将更多的集中于沟道区域，导致沟道区域的栅介质层击穿风险急剧上升。因此在宽禁带半导体mosfet器件中，沟道电阻优化是器件结构设计的的首要目标。

2、mosfet的沟道电阻可以通过以下公式计算：其中，l为沟道长度，w为沟道宽度，μ为载流子迁移率，cox为单位面积的栅氧电容，vgs为栅源电压，vth为阈值开启电压。根据上述公式，降低mosfet的沟道电阻主要有四种途径：1)降低沟道的长宽比；2)提高沟道载流子的迁移率；3)提高单位面积的栅氧电容；4)提高栅源电压或降低阈值开启电压。在mosfet元胞结构设计中，一般通过途径1降低沟道的长宽比来优化mosfet的沟道电阻。途径2载流子迁移率的提升主要通过工艺对栅氧界面质量的改善来实现。而途径3和4均会导致器件出现严重的可靠性问题并会带来开关损耗的增加，因此一般不作为沟道电阻的优化方向。

3、但是，目前通过降低沟道长宽比的方式来优化宽禁带半导体mosfet的沟道电阻也面临着瓶颈。沟道长宽比的降低一方面可以通过缩短沟道长度来实现，然而伴随着沟道长度的缩短，mosfet漏极到源极之间的电场可能会直接穿通，导致mosfet的阈值电压降低甚至无法关断，这种现象被称为漏致势垒降低效应(dibl)。另一方面，沟道长宽比的降低能够通过更多元胞并联的方式实现，但这样也会导致芯片的短路电流上升，加剧宽禁带半导体mosfet本就薄弱的短路耐受问题。因此，在宽禁带半导体mosfet中，常规的元胞结构方案难以解决沟道电阻过大引起的高导通损耗和栅介质层击穿问题。

技术实现思路

1、鉴于现有技术的不足，本发明旨在提供一种宽禁带半导体mosfet器件，以改善宽禁带半导体mosfet器件的沟道电阻过大引起的高导通损耗和栅介质层击穿风险高问题。

2、为了实现上述目的，本发明采用如下技术方案：

3、一种宽禁带半导体器件，包括至少一个元胞结构，所述元胞结构包括：

4、衬底；

5、宽禁带半导体层，设于衬底之上，为第一掺杂类型的宽禁带半导体；

6、若干个源极沟槽，平行分布于宽禁带半导体层；

7、若干个栅极沟槽，平行分布与宽禁带半导体层，且与源极沟槽间隔设置；

8、源区，设于源极沟槽和栅极沟槽之间的宽禁带半导体层中；

9、第一源电极，设于源极沟槽内，第一源电极在源极沟槽的侧壁与宽禁带半导体层形成肖特基接触；

10、栅电极，设于栅极沟槽内；

11、栅介质层，设于栅极沟槽内且包围着栅电极；

12、第二源电极，设于第一源电极之上，并与源区形成欧姆接触；

13、电场调整区，设于至少一个第一源电极的下方，用于调整源极沟槽间的电场线分布情况；

14、漏电极，设于衬底的下表面；

15、其中，源极沟槽在垂直方向上的延伸长度超过栅极沟槽。

16、优选的，所述电场调整区设于所述源极沟槽内，包括：场电极和隔离介质层，所述隔离介质层将所述场电极与宽禁带半导体层物理隔离。

17、优选的，所述电场调整区为第二掺杂类型的宽禁带半导体层，设于源极沟槽的下方。

18、优选的，所述的宽禁带半导体层为sic、gan、aln、ga2o3、zno、sno2、金刚石中的一种。

19、优选的，所述场电极与第一掺杂类型宽禁带半导体层的功函数差大于0.3ev。

20、优选的，所述场电极的组成材料为多晶硅。

21、优选的，所述多晶硅具有第二掺杂类型，且掺杂浓度>1×1016cm-3。

22、优选的，所述场电极的组成材料包含ti、co、ni、w、mo、au、pt、ru、rh、ir中的至少一种。

23、优选的，所述场电极由功函数不同的多个部分组成。

24、优选的，场电极在垂直方向上的长度在0.1～20μm之间。

25、优选的，在垂直方向上，场电极的下表面低于栅极沟槽的下表面。

26、优选的，在水平方向，所述电场调整区的最大宽度大于源极沟槽的宽度。

27、优选的，在垂直方向，所述电场调整区的中心轴线与源极沟槽的中心轴线重合。

28、与现有技术相比，本发明的有益效果在于：

29、本发明通过在至少一个第一源电极的下方设置用于调整源极沟槽间的电场线分布情况的电场调整区，能够降低宽禁带半导体器件的导通损耗和栅介质层的击穿风险。具体地：在源极沟槽中设置场电极，场电极能够辅助漂移层的电荷耗尽，在漂移层中建立横向电场，从而优化mosfet器件反向截止时源漏电场在漂移层和沟道间的电场线分布，避免源漏电场在沟道区域的集中；或者，通过在源极沟槽的下方设置第二掺杂类型的宽禁带半导体层，避免源极沟槽下表面低于栅极沟槽下表面时，电场线更集中于源极沟槽底部带来的器件可靠性问题。因此，沟道长度可以在现有宽禁带半导体mosfet结构的基础上进一步缩减而不会出现源漏电场穿通沟道的问题，有效改善宽禁带半导体mosfet器件沟道电阻过大引起的高导通损耗和栅介质层失效问题。

技术特征：

1.一种宽禁带半导体器件，包括至少一个元胞结构，其特征在于，所述元胞结构包括：

2.根据权利要求1所述的宽禁带半导体器件，其特征在于，所述电场调整区设于所述源极沟槽内，包括：场电极和隔离介质层，所述隔离介质层将所述场电极与宽禁带半导体层物理隔离。

3.根据权利要求1所述的宽禁带半导体器件，其特征在于，所述电场调整区为第二掺杂类型的宽禁带半导体层，设于源极沟槽的下方。

4.根据权利要求1所述的宽禁带半导体器件，其特征在于：所述的宽禁带半导体层为sic、gan、aln、ga2o3、zno、sno2、金刚石中的一种。

5.根据权利要求2所述的半导体器件，其特征在于：所述场电极与宽禁带半导体层的功函数差大于0.3ev。

6.根据权利要求2所述的宽禁带半导体器件，其特征在于：所述场电极的组成材料为多晶硅。

7.根据权利要求6所述的宽禁带半导体器件，其特征在于：所述多晶硅具有第二掺杂类型，且掺杂浓度>1×1016cm-3。

8.根据权利要求2所述的宽禁带半导体器件，其特征在于：所述场电极的组成材料包含ti、co、ni、w、mo、au、pt、ru、rh、ir中的至少一种。

9.根据权利要求2所述的宽禁带半导体器件，其特征在于：所述场电极由功函数不同的多个部分组成。

10.根据权利要求2所述的宽禁带半导体器件，其特征在于：场电极在垂直方向上的长度在0.1～20μm之间。

11.根据权利要求2所述的宽禁带半导体器件，其特征在于：在垂直方向上，场电极的下表面低于栅极沟槽的下表面。

12.根据权利要求3所述的宽禁带半导体器件，其特征在于：在水平方向，所述电场调整区的最大宽度大于源极沟槽的宽度。

13.根据权利要求3或12所述的宽禁带半导体器件，其特征在于：在垂直方向，所述电场调整区的中心轴线与源极沟槽的中心轴线重合。

技术总结
本发明公开了一种宽禁带半导体功率器件，包括至少一个元胞结构，元胞结构包括：衬底；宽禁带半导体层，设于衬底之上；若干源极沟槽和栅极沟槽，均平行分布于宽禁带半导体层，且两者间隔设置；源区，设于源、栅极沟槽之间的宽禁带半导体层中；第一源电极，设于源极沟槽内，在源极沟槽侧壁与宽禁带半导体层形成肖特基接触；栅电极，设于栅极沟槽内；栅介质层，包围栅电极；第二源电极，设于第一源电极之上，并与源区形成欧姆接触；电场调整区，设于至少一个第一源电极下方，用于调整源极沟槽间电场线分布；漏电极，设于衬底下表面；其中，源极沟槽在垂直方向上的延伸长度超过栅极沟槽。本发明能降低宽禁带半导体器件导通损耗和栅介质层击穿风险。

技术研发人员：刘伟,邓云,唐斌,薛勇
受保护的技术使用者：广州华瑞升阳投资有限公司
技术研发日：
技术公布日：2024/12/23