Cmos摄像元件的制作方法

专利名称:Cmos摄像元件的制作方法
技术领域：
本发明一般涉及半导体装置，特别涉及CMOS摄像元件。
背景技术：
当前，CMOS摄像元件在带摄像机的移动电话机和数码照相机等中被广泛地使用。CMOS摄像元件与CCD摄像元件相比，具有结构简单且可廉价构成的良好的特征。
图1表示这种CMOS摄像元件100的结构。
参照图1，CMOS摄像元件100具有受光区域101A，该受光区域101A呈矩阵状地排列有多个CMOS像素元件10，对于上述受光区域101A中的各CMOS像素元件10，行选择电路101B和信号读出电路101C协同动作。这里，上述行选择电路101B对所希望的CMOS像素元件10的传送控制线TG和复位控制线RST、以及选择控制线SEL进行选择，另一方面，信号读出电路101C向复位电压线VR供给复位电压，同时读出被输出到信号读出线SIG的、来自像素的信号电压。
图2表示在图1的CMOS摄像元件100中所使用的一个像素对应的CMOS像素元件10的结构。
参照图2，光电二极管10D通过由上述复位控制线RST上的复位信号所控制的复位晶体管10B、以及由上述传送控制线TG上的传送控制信号所控制的传送栅极晶体管10C，以被反偏置的方式与电源端子10A相连接，该电源端子10A与上述复位电压线VR相连接，上述复位电压线VR对其供给规定的复位电压，在上述光电二极管10D中因光照射而形成的光电子经由上述传送栅极晶体管10C而被蓄积在浮动扩散区域FD，并被转换为电压，该浮动扩散区域FD形成在上述复位晶体管10B和传送栅极晶体管10C的中间节点上。
因此，在图2的结构中，在上述浮动扩散区域FD生成的电压信号由来自上述电源端子10A的电源电压驱动，并由形成有源极跟随器电路的读出晶体管10F读出，上述读出晶体管10F的输出通过选择晶体管10S而被输出到上述信号线SIG上，该选择晶体管10S与上述读出晶体管串联连接，并由上述选择控制线SEL上的选择控制信号所控制。
此外，作为进行和图2的CMOS像素元件10同样动作的CMOS像素元件，也可以是如图3所示那样切换读出晶体管10F和选择晶体管10S的位置关系的结构的CMOS像素元件10’。
图4是说明图2或者图3的CMOS像素元件10或10’的动作的图。
参照图4，最初上述选择控制线SEL上的选择控制信号上升，使上述选择晶体管10S导通，从而选择含有所希望的CMOS像素元件的列。
接着，上述复位控制线RST上的复位信号上升，使上述复位晶体管10B导通，从而上述浮动扩散区域FD被充电、复位。在该阶段，上述传送晶体管10C截止。随着上述复位信号的上升，上述浮动扩散区域FD的电位也上升，其效果也会经由上述读出晶体管10F以及处于导通状态的选择晶体管10S而呈现在信号线SIG上，但该信号线SIG的上升并不用于信号的读出。
接着，上述复位信号下降以后，维持上述传送栅极晶体管10C截止不变，通过上述读出晶体管10F将上述浮动扩散区域FD的电位读出到上述信号线SIG上，从而读出干扰电平。
进而，在读出上述干扰电平之后，上述传送控制线TG上的传送控制信号上升，在光电二极管10D中形成的电荷经由上述传送栅极晶体管10C而被传送到上述浮动扩散区域10F。上述浮动扩散区域10F的电位根据所传送的电荷量Q而仅变化ΔV＝Q/C，其中，C为上述浮动扩散区域10F的容量。因此，在上述传送控制信号下降后，由上述读出晶体管10F读出上述浮动扩散区域10F的电位，经由上述选择晶体管10S而被输出到上述信号线SIG上。
发明的公开发明要解决的问题然而，有这样的提案在集成图2或图3的CMOS像素元件来形成图1那样的摄像元件100时，如图5所示，以多个CMOS像素元件共用几个晶体管而构成，从而使像素元件的结构简单化，同时提高集成密度。
在图5的例子中，在列方向相邻的两个CMOS像素元件PX1以及PX2之间，共同使用复位晶体管10B、读出晶体管10F以及选择晶体管10S。
进而还有这样的提案在两个以上的多行之间、或者多列之间使CMOS像素元件的结构要素共通化。
图6表示用于实现图5的电路结构的一个布局例101(参照JP特开平2000-232216号公报)。
参照图6，在该以往的布局中，在由元件分离区域10I在硅基板上划分而成的各元件区域中以在列方向(图中为上下方向)相邻的方式形成上述CMOS像素元件PX1以及PX2，元件PX1的浮动扩散区域FD1和元件PX2的浮动扩散区域FD2与在上述硅基板表面延伸的配线图案10f连接在一起。在图6的结构中，在元件PX1形成第一元件区域10W1，该第一元件区域10W1将形成有光电二极管10D的扩散区域和形成有浮动扩散区域FD1的扩散区域连接在一起，另一方面，在元件PX2形成和上述第一元件区域10W1不同的第二元件区域10W2，该第二元件区域10W2将形成有光电二极管10D的扩散区域和形成有浮动扩散区域FD2的扩散区域、还有构成上述晶体管10B、10F以及10S的扩散区域连接在一起。
但是会产生这样的问题在具有由这些元件分离结构10I所分离的第一以及第二元件区域10W1以及10W2的结构中，为了连接上述配线图案10f，需要在形成于硅基板上的浮动扩散区域FD1以及FD2两处形成接触孔，因伴随接触孔的形成而产生的缺陷会导致的接合漏电，从而导致被蓄积在上述浮动扩散区域FD1或FD2的电荷向基板散逸的危险性增大。另外会产生这样的问题由于接触孔数量多，导致制造成品率也容易下降。还会产生这样的问题为了形成接触孔，而不必要的较大的形成上述浮动扩散区域FD1或者FD2，但当像这样以大面积形成浮动扩散区域FD1或者FD2时，会妨碍集成密度的提高。
图7表示JP特开平11-126895号公报所记载的其他布局102。在图中，对与先前说明过部分相同的部分标上相同的参照符号。
参照图7，在该以往的布局中，在行方向(图中横向)以及列方向(图中上下方向)相邻的共计四个CMOS像素元件PX1～PX4中，共同使用上述复位晶体管10B、读出晶体管10F以及选择晶体管10S。
更具体地说，在硅基板上通过元件分离区域10I来划分成CMOS像素元件PX1～PX4的像素区域，在上述元件PX1和PX2之间，经由各自的传送栅极晶体管10C而形成共通的浮动扩散区域FD1，同样，在上述元件PX3和PX4之间，经由各自的传送栅极晶体管10C而形成共通的浮动扩散区域FD2。
进一步，上述浮动扩散区域FD1以及FD2经由各自的复位晶体管10B与在上述CMOS像素元件PX1～PX4上共通形成的电源端子10A相连接。进而，在上述CMOS元件PX1～4上，共通地形成有连接在上述CMOS元件PX1和PX3之间、以及CMOS元件PX2和PX4之间的读出晶体管10F以及选择晶体管10S。此时，构成上述元件PX1～4的光电二极管10D的扩散区域和上述浮动扩散区域FD1、FD2以及复位晶体管10B的扩散区域一起形成单一的、连续的第一元件区域10W11，另一方面，构成上述读出晶体管10F以及选择晶体管10S的扩散区域形成和上述第一元件区域10W11不同的、从上述第一扩散区域由上述元件分离结构10I所分离的第二元件区域10W12。
在该结构中，在两个CMOS像素元件之间共同使用浮动扩散区域FD1或FD2，另外，共同使用复位晶体管10B，还在四个CMOS像素元件PX1～PX4之间共同使用读出晶体管10F以及选择晶体管10S，因此能进一步提高集成密度。
另一方面，在图7的结构中，存在有上述两个浮动扩散区域FD1以及FD2，由于使用省略了图示的配线图案来进行上述浮动扩散区域FD1或FD2和读出晶体管10F之间的连接，因此需要分别对应于上述浮动扩散区域FD1以及FD2而在硅基板上形成接触孔。但是，形成这种向浮动扩散区域延伸的接触孔会使先前叙述的由接合漏电引起的电荷向基板散逸的危险性增大。另外，由于复位晶体管10B和读出晶体管10F形成在不同的位置，所以需要在各自的位置形成两处电源端子10A，因此从制造成品率的观点看来也有问题。
图8表示JP特开平10-150182号公报所记载的其他布局103。在图中，对与先前说明过部分相同的部分标上相同的参照符号。
参照图8，在该以往的布局中，在列方向(图中上下方向)相邻而形成上述CMOS像素元件PX1以及PX2，在上述CMOS像素元件PX1的光电二极管10D和上述CMOS像素元件PX2的光电二极管10D之间，经由各自的传送栅极晶体管10C而共通地形成浮动扩散区域FD。此时，上述元件PX1的光电二极管10D和元件PX2的光电二极管10D和在它们之间所形成的浮动扩散区域FD一起形成第一元件区域10W21。
上述浮动扩散区域FD经由在上述硅基板表面延伸的配线图案10f而与被连接在电源端子10A上的复位晶体管10B相连接，另外，经由上述配线图案10f而与被连接在其他电源端子10A上的源极跟随器结构的读出晶体管10F相连接。另一方面，在上述晶体管10F的源极侧形成有选择晶体管10S，上述选择晶体管10S经由接触孔而与信号线SIG连接在一起。此时，上述复位晶体管10B、读出晶体管10F以及选择晶体管10S被形成在与上述第一元件区域10W21不同的第二元件区域10W22中。
在图8的结构中存在这样的问题由在硅基板表面连续延伸的多晶硅图案来形成复位晶体管10B以及选择晶体管10S的栅极电极，因此构成上述光电二极管10D的扩散区域、即CMOS像素元件的受光区域的大小会产生限制。另外，由于上述浮动扩散区域FD通过配线图案而与上述复位晶体管10B的漏极区域相连接，所以不仅在上述浮动扩散区域FD的接触孔中，而且在形成于上述复位晶体管的漏极区域中的接触孔中也可能发生因接合漏电而引起的电荷向基板扩散。
图9表示JP特开2001-298177号公报所记载的其他布局104。在图中，对与先前说明过部分相同的部分标上相同的参照符号。
参照图9，在本实施例中，在列方向相邻的CMOS像素元件PX1以及PX2的各自的光电二极管10D以及传送栅极晶体管10C、和共通设置的浮动扩散区域FD一起被形成于在元件分离结构中所形成的第一元件区域W31中，进一步，虽然省略图示，但在和上述第一元件区域31不同的第二元件区域32中形成有含有复位晶体管10B、读出晶体管10F以及选择晶体管10S的读出电路。进而，上述第一元件区域W31中的浮动扩散区域FD和上述第二元件区域W32中的复位晶体管通过具有向基板延伸的接触孔C1、C2的配线图案10f而连接在一起。
在该结构中也可能产生这样的问题需要两处向基板延伸的接触孔，导致浮动扩散区域FD的接合漏电增加而成为干扰。另外，为了形成接触孔C1而需要在上述浮动扩散区域FD的接合中增大面积，从提高集成密度的观点来看也存在问题。
图10表示JP特开2000-152086号公报记载的又一个布局105。
参照图10，在该以往的布局中，在行方向(图中横向)以及列方向(图中上下方下)相邻的共计四个CMOS像素元件PX1～PX4中，共同使用上述复位晶体管10B、读出晶体管10F以及选择晶体管10S。
更具体地说，在硅基板上通过元件分离区域10I而划分有CMOS像素元件PX1～PX4的像素区域，在上述元件PX1～PX4之间，经由各自的传送栅极晶体管10C而形成有共通的浮动扩散区域FD。进而，在上述浮动扩散区域FD的一部分，形成有具有与上述电源端子10A对应的接触孔的复位晶体管10A，在共通的第一元件区域W1中形成有上述光电二极管10D、传送栅极晶体管10C以及上述复位晶体管10B。
进而，在图10的以往例中，形成在上述纵方向相邻的CMOS像素元件，例如在元件PX1和PX2之间形成与上述第一元件区域W41不同的第二元件区域W42，在上述元件区域42形成有读出晶体管10F和选择晶体管10S。
在图10的结构中，在上述浮动扩散区域FD所形成的接触孔是与上述读出晶体管10F的栅极电极相连接的接触孔C1之一，但是，需要在上述第一元件区域W41形成复位晶体管10A的作为电源端子10A的接触孔10，还需要在上述第二元件区域W42形成用于上述读出晶体管10F的作为电源端子10A的接触孔。因此，在图10的结构中，制造成品率有可能下降，还会产生光电二极管10D的间隔在纵向和横向不同的问题，换言之，会产生在受光面不能同样地排列受光元件的问题。
这样，在实现使图5所示那样的读出晶体管10F共通化的电路的以往的布局中，需要在与上述电路对应的布局的图案中隔着元件分离区域而形成多个活性区域，导致元件面积增大，在所希望的集成密度、换言之分辨率的提高上产生障碍。进而，在几个布局的图案中，需要在光电二极管中的蓄积了通过光电变换而形成的光电子的浮动扩散区域形成多个接触孔，从而产生因接合漏电而使光电子容易向基板散逸的问题。进而，根据布局的图案，为了供给电源电压(复位电压)而需要形成多个电源接触孔，但是形成这些多个电源接触孔会使CMOS摄像元件的成品率降低。
专利文献1JP特开2000-232216号公报；
专利文献2JP特开2001-298177号公报；专利文献3JP特开平11-126895号公报；专利文献4JP特开10-256521号公报；专利文献5JP特开2000-152086号公报；专利文献6JP特开2000-260971号公报；专利文献7JP特开10-150182号公报。
用于解决课题的手段根据一个观点，本发明提供一种由排列为矩阵状的多个CMOS光电传感器构成的CMOS摄像元件，在列方向相邻的第一CMOS光电传感器和第二CMOS光电传感器形成于在半导体基板上由元件分离区域划成的、单一的、连续的元件区域中。
根据另一个观点，本发明提供一种由排列为矩阵状的多个CMOS光电传感器构成的CMOS摄像元件，在列方向相邻的第一CMOS光电传感器和第二CMOS光电传感器、相对上述第一CMOS光电传感器和第二CMOS光电传感器分别在行方向相邻的第三CMOS光电传感器和第四CMOS光电传感器，形成于在半导体基板上由元件分离区域划成的、单一的、连续的元件区域中。
发明的效果根据本发明，在集成了CMOS光电传感器的CMOS摄像元件中，通过在半导体基板上由元件分离区域划成的单一的、连续的元件区域中，集成多个CMOS光电传感器，从而能够使用单一的电源接点。由此，能够提高CMOS摄像元件的制造成品率。另外，在上述单一的元件区域中，能够形成在上述多个CMOS光电传感器中共通使用的浮动扩散区域，能够形成单一的信号接点来从该浮动扩散区域取出信号电压。其结果是，能够避免接合漏电所产生的伪信号，而能够得到效率高的CMOS摄像元件。
图1是表示CMOS摄像元件的概略结构的图。
图2是表示在图1的CMOS摄像元件中所使用的CMOS光电传感器的电路结构的图。
图3是表示图2的变形例的电路结构的图。
图4是说明图2或图3的CMOS光电传感器的动作的时间图表。
图5是表示集成两个图2的CMOS光电传感器并设置有共通的选择以及读出电路的CMOS摄像元件的电路结构的图。
图6是表示用于实现图5的电路结构的以往的布局的一例的图。
图7是表示集成了四个CMOS光电传感器的CMOS摄像元件的以往的布局的一例的图。
图8是表示和图5同样的以往的布局的图。
图9是表示又一其他的以往的布局的图。
图10是表示又一其他的以往的布局的图。
图11是表示本发明的第一实施方式的CMOS摄像元件的布局的图。
图12是更广范围表示图11的布局的图。
图13是表示在图11的布局中所使用的第一层配线图案的图。
图14是表示在图11的布局中所使用的第二层配线图案的图。
图15A是表示图11的CMOS摄像元件的制造工序的图(其1)。
图15B是表示图11的CMOS摄像元件的制造工序的图(其2)。
图15C是表示图11的CMOS摄像元件的制造工序的图(其3)。
图15D是表示图11的CMOS摄像元件的制造工序的图(其4)。
图15E是表示图11的CMOS摄像元件的制造工序的图(其5)。
图15F是表示图11的CMOS摄像元件的制造工序的图(其6)。
图15G是表示图11的CMOS摄像元件的制造工序的图(其7)。
图15H是表示图11的CMOS摄像元件的制造工序的图(其9)。
图16是表示本发明的第二实施方式的CMOS摄像元件的布局的图。
图17是表示图16的一部分的剖面的图。
图18是表示本发明的第三实施方式的CMOS摄像元件的布局的图。
图19是表示本发明的第四实施方式的CMOS摄像元件的布局的图。
图20是表示本发明的第五实施方式的CMOS摄像元件的布局的图。
图21A是表示图20中沿线C-D的剖面的图。
图21B是表示图20中沿线A-B的剖面的图。
图22是表示本发明的第六实施方式的CMOS摄像元件的等效电路的图。
图23是说明图22的CMOS摄像元件中的读出动作的图。
图24是表示图22的CMOS摄像元件的动作的时间图表。
图25是表示实现图22的电路的、本发明的第六实施方式的CMOS摄像元件的布局的图。
图26是表示图26的布局中的元件分离区域和元件区域的图。
图27是表示在图22的布局中所使用的第一层配线图案的图。
图28是表示在图22的布局中所使用的第二层配线图案的图。
附图标记的说明10、10’、101、102、103、104CMOS光电传感器10A复位电压端子10B复位晶体管10C传送栅极晶体管10D、D11～D14光电二极管10F读出晶体管10f配线图案10S选择晶体管10I元件分离区域10W1、10W2、10W11、10W12、W31、W32、W41、W42元件区域20、40、60、80、100、120CMOS摄像元件20B复位晶体管20C1、20C2、T11～T44传送栅极晶体管20D1、20D2、120D11～120D24光电二极管扩散区域20CG1、20CG2、20BG、20FG、20SG、G1～G7栅极电极20F读出晶体管20H、20h1、20h2、20h3配线图案20I元件分离区域20PW、120I、120i、120PW元件分离扩散区域20S、SL1、SL2选择晶体管20W、120W元件区域20W1、20W2、20W3、120W1、120W2、120W3元件区域部分
20c1～20c8、120c1、120c2接点FD、FD1、FD2共有浮动扩散区域M1～M4、102M1～120M9第一配线层N1～N3、120N1～120N8第二配线层PX1、PX2像素具体实施方式
[第一实施方式]图11表示本发明的第一实施方式的CMOS摄像元件20的布局。
参照图11，上述CMOS摄像元件20的特征在于，具有和图5相同的等效电路，并形成于在硅基板表面上通过元件分离区域20I划分而成的单一的元件区域20W中。
更具体地说，在上述硅基板表面，通过元件分离区域20I而划分而成构成上述单一的元件区域20W的一部分并在列方向(图中上下方向)延伸的元件区域部分20W1，在上述元件区域部分20W1中，在上述列方向相邻而形成有与图5的CMOS光电传感器CMOS1对应的像素PX1、以及与CMOS光电传感器CMOS2对应的像素PX2。
因此，在上述元件区域部分20W1中，在上述列方向对准地形成有在上述像素PX1中构成上述CMOS光电传感器CMOS1的光电二极管10D的扩散区域20D1、和在上述像素PX2中构成上述CMOS光电传感器CMOS2的光电二极管10D的扩散区域20D2，在上述元件区域部分20W1中且在上述扩散区域20D1和上述扩散区域20D2之间形成上述像素PX1的浮动扩散区域FD1和上述像素PX2的浮动扩散区域FD2来作为共有浮动扩散区域FD。
进而，在上述扩散区域20D1和上述共有浮动扩散区域FD之间、和在上述扩散区域20D2和上述共有浮动扩散区域FD之间，分别对应于上述CMOS光电传感器CMOS1以及CMOS2的传送栅极晶体管10C而形成向栅极电极供给传送控制信号TG的像素PX1的传送栅极晶体管20C1、和向栅极电极供给传送控制信号TG的像素PX2的传送栅极晶体管20C1，根据向上述传送栅极晶体管20C1的栅极电极20CG1、或向上述传送栅极晶体管20C2的栅极电极20CG2所供给的上述传送控制信号TG，将在上述PX1的光电二极管扩散区域的20D1或在上述像素PX2的光电二极管扩散区域20D2所形成的光电子传送到上述共有浮动扩散区域FD。
进而，从上述元件区域部分20W1开始，在形成有上述共有浮动扩散区域FD的部分，元件区域部分20W2在行方向延伸，上述元件区域部分20W2与构成上述单一元件区域20W的一部分并在列方向延伸的元件区域部分20W3相连接。此时，上述元件区域部分20W2、以及上述元件区域部分20W3中连接有上述元件区域部分20W2的部分构成上述共有浮动扩散区域FD。
在上述元件区域部分20W3上，在构成上述共有浮动扩散区域FD的部分形成有单一的接点20c1，进而，在从上述单一的接点20c1开始的列方向偏置的位置上，形成有与上述电源端子10A对应的单一的接点20c2。进而，在上述元件区域部分20W3上，在上述接点20c1和20c2之间，形成有共有复位晶体管20B，该共有复位晶体管20B向栅极电极20BG供给上述复位控制信号RST1以及RST2来使上述共有浮动扩散区域FD复位。即，上述共有复位晶体管20B由上述像素PX1以及像素PX2所共有。
还将上述第三元件区域部分20W3设置为在列方向超过上述接点20c2而向在列方向上与上述像素元件PX2相邻的下一个像素的区域延伸(参照图12)，在上述元件区域部分20W3的延伸部形成有读出晶体管20F以及选择晶体管20S，该读出晶体管20F与图5的读出晶体管10F相对应并具有栅极电极20FG，该选择晶体管20S与图5的选择晶体管10S相对应并向栅极电极20SG供给选择控制信号SEL1以及SEL2。
进而，在上述元件区域部分20W3的延伸部的前端、即上述选择晶体管20S的前面，形成有连接着信号线SIG的接点20c3。
图12是表示比图11的CMOS摄像元件20广的范围的俯视图。
参照图12，重复形成了在列方向与上述像素PX1、PX2相邻且结构相同的其他的像素PX3、PX4，但上述像素PX3、PX4的共有浮动扩散区域FD通过在上述半导体基板上延伸的配线图案20H而与上述像素PX1、PX2的共有读出晶体管20F的栅极电极20FG相连接，上述共有读出晶体管20F通过源极跟随器电路，读出由在上述像素PX3、PX4的光电二极管形成并被传送到该共有浮动扩散区域FD的光电子生成的电压信号。同样，由未图示的、图12中在列方向的上方与上述像素PX1相邻的其他相同结构的像素元件的共有读出晶体管来读出在上述像素PX1、PX2中形成的电压信号。此外，在图12中，上述配线图案20H由从在上述共有浮动扩散区域FD所形成的接点20c1引出的第一层金属配线图案20h1、与上述第一层金属配线图案20h1接触并在上述列方向延伸的第二层金属配线图案20h2、将上述第二层金属配线图案20h2连接在上述读出晶体管20F的栅极电极20FG上的第一层配线图案20h3(参照图13)构成。
从图12可知，上述像素元件PX1、PX2形成在图12中用粗线表示的单一的元件区域20W中。
因此，在上述共有浮动扩散区域FD形成的接点只要一个就足够能减轻这样的问题，即，通过在该半导体基板上形成的接触孔带来的缺陷，因接合漏电而使干扰电荷流入到上述共有浮动扩散区域FD。
进而，在上述元件区域20W所形成的电源接点也是只要一个就足够能减轻伴随形成多个电源接点而导致的以往产生的成品率下降的问题。
进而，在图11的布局中，上述传送栅极晶体管20C1、20C2的栅极电极20CG1以及20CG2的接点20c4、20c5形成在上述元件分离结构20I上相当于与上述元件区域部分20W1相邻并在列方向延伸的扩散区域部分20W3的中断处的部分，由此，在CMOS摄像元件20中，能够使在行方向相邻的像素元件的间隔缩小。
图13表示在图11的结构上形成的第一层配线图案。
参照图13，在上述半导体基板上，构成图1的传送控制线TG的金属配线图案M1、M2在上述行方向上连续地延伸，在各列中，分别用接点20c4以及20c5而与上述传送控制晶体管20C1、20C2的栅极电极20CG1、20CG2连接在一起。
进而，在图13中，构成图1的复位控制线RST的金属配线图案M3避开构成像素PX1、PX2的受光区域的上述扩散区域20D1、20D2，而在上述行方向呈锯齿状延伸，用接点20c8而连接到上述共有复位晶体管20B的栅极电极20RG。
进而，在图13中，构成图1的选择控制线SEL的金属配线图案M4在上述行方向上连续延伸，上述金属配线图案M4在各列分支，分支图案的前端部和上述共有选择晶体管20S的栅极电极20SG在接点20c7连接在一起。
进而，在图13的结构中，图12的配线图案20h1从上述接点20c1起在行方向仅延伸不遮挡上述受光区域的程度的距离，另外，未在图12中表示的配线图案20h3与上述共有读出晶体管20F的栅极电极20FG在接点20c6上相连接。
进而，在上述元件区域部分20W3的前端部，在上述接点20c3形成有引出配线图案20sig，该引出配线图案20sig在行方向仅延伸不遮挡上述像素元件PX1、PX2的受光区域的而限定的长度，另外，在上述元件区域部分20W2的接点20c2，形成有在上述列方向仅延伸所限定的长度的引出电源配线图案20vr。
图14表示第二层配线图案。
参照图14，与图1的复位电压线相对应的电源配线图案N1在上述列方向延伸，与上述第一层引出配线图案20vr在接点20c11上相连接。由此，电源电压经由上述引出配线图案20vr而被供给倒在上述元件区域部分20W3所形成的电源接点20c2。此外，在上述电源配线图案N1上，对应上述共有浮动扩散区域FD而形成有突出部N1R，但因形成该图出部N1R而导致上述共有浮动扩散区域FD被遮挡。
另外，与图1的信号线SIG相对应的信号线图案N3在上述列方向延伸，并与上述引出配线图案20sig在接点20c14上相连接。由此，从上述共有选择晶体管20S而被输出至上述接点20c3的输出信号，从上述配线图案20sig经由上述接点20c14而被发送到上述信号配线配案N2c上。
进而，在图14中，与上述配线图案20h2相对应的金属配线图案N2在上述配线图案20h1和配线图案20h3之间延伸，该配线图案20h1与上述共有浮动扩散区域FD在上述单一的接点20c1上相连接，该配线图案20h3与上述读出晶体管20F的栅极电极20FG在接点20c6上相连接，上述金属配线图案N2和上述配线图案20h1在接点20c12上相连接，另外，上述金属配线图案N2和上述配线图案20h3在接点20c13上相连接。
再参照图11可知，构成图5的光电二极管10D的扩散区域20D1、20D2由埋设在比由n型扩散区域构成的上述元件区域部分20W1的Si表面深的地方的n型扩散区域构成，上述扩散区域20D1不改变在上述行方向测到的宽度而一直延伸到像素PX1的传送栅极晶体管20C1的栅极电极20CG1的正下方。同样，上述扩散区域20D2也不改变在上述行方向测到的宽度而一直延伸到像素PX2的传送栅极晶体管20C2的栅极电极20CG2的正下方。
根据该结构，传送晶体管20C1或者20C2具有和上述扩散区域20D1或者20D2的宽度相等的沟道宽度，能够将在上述扩散区域20D1或者20D2的pn接合处所形成的光电子高效地传送到上述共有浮动扩散区域FD。
另外，与先前说明的图7的布局比较可知，在图7的结构中，传送栅极晶体管10C形成在扩散区域10D之外，牺牲了相应量的扩散区域10D的面积即受光面积，相对于此，在图11的结构中，能够对上述扩散区域20D1或者20D2确保最大的受光面积。进而，在图11的结构中，上述单一的接点20c1形成在从上述元件区域部分20W1分支的元件区域部分20W3中，而不是像前面的图7的以往技术那样在构成光电二极管的一对扩散区域之间形成该接点。在图11的结构中，由此也能使扩散区域20D1以及20D2的面积最大化。
再参照图14可知，将上述单一的接点20c1连接在读出晶体管20S上的配线图案N2不与电源配线图案N1相邻而与信号配线图案N3相邻而延伸。信号配线图案N3和配线图案N2在读出动作中电压变化为同方向(N2电压上升，N3电压也上升)，因此，N2和N3之间的电压差变化不大，N2和N3之间的容量无助于共有浮动扩散区域FD中的电荷-电压变换。因此，根据该结构，能够降低上述配线N2的寄生容量，并能够减轻由光电子在上述共有浮动扩散区域FD所感应的电压变化因上述信号配线图案N3的寄生容量而减少的问题。
下面，参照图15A～15H来说明图11的CMOS摄像元件的制造工序。其中，图15A～15H表示图11中沿线A-B以及C-D的剖面图。
参照图15A，在硅基板200上，STI型的上述元件分离区域20I划成上述元件区域20W，在上述元件区域20W中，沿着图15A的剖面而在以下的工序形成形成像素元件PX1的光电二极管(PD)的扩散区域20D1、像素元件PX1的传送栅极晶体管20C1、共有浮动扩散区域FD、复位晶体管20B、供给复位电压(RST)的接点20C2、源极跟随器读出晶体管20F、选择晶体管20S、以及信号(SIG)取出接点20c3。
即，在图15B的工序中，上述共有浮动扩散区域FD、复位晶体管20B、接点20C2、读出晶体管20F、选择晶体管20S、以及接点20c3的形成区域，在200keV的加速电压下、以1～3×1013cm-2的剂量来离子注入B+，在上述元件区域部分20W2以及20W3，避开上述元件区域部分20W1而形成深的p型阱201。
进而，在图15B的工序中，向与上述像素元件PX1的扩散区域20D1以及上述像素元件PX2的扩散区域20D2、以及上述像素元件PX1、PX2的传送栅极晶体管20C相对应的元件区域部分20W1，先在30keV的加速电压下、以0.5～3×1012cm-2的剂量来离子注入B+，接着，在150keV的加速电压下、以1～2×1012cm-2的剂量来离子注入B+，从而形成比上述p型阱201浅的p型阱202。
接着，在图15B的工序中，为了对上述复位晶体管20B以及读出晶体管20F的阈值进行控制，除了上述p型阱202的形成区域之外，在30keV的加速电压下、以约5×1012cm-2的剂量来离子注入B+，在上述p型阱201上导入比上述阱202浅的p型阱203。
接着，在图15C的工序中，向上述p型阱202中，先在135keV的加速电压下、以1～2×1012cm-2的剂量来离子注入B+，接着，在207keV的加速电压下、以1～2×1012cm-2的剂量来离子注入B+，进而，在325keV的加速电压下、以1～2×1012cmm-2的剂量来离子注入B+，由此，在上述元件区域部分20W1中，以被埋设在上述p型阱202中的状态下，与上述像素元件PX1对应的形成n型扩散区域20D1，另外，与上述像素元件PX2对应的形成上述n型扩散区域20D2。此外，在上述例子注入工序中，在加速电压135keV下进行的最初的离子注入工序也可使用As+而在250～300keV的加速电压下进行。上述n型扩散区域20D1(以及20D2)优选从划成上述阱202的元件分离结构10I的一端离开0.2～0.3μm而形成。
在图15C的工序中，形成上述n型扩散区域20D1、20D2后，在上述元件区域20W的表面形成厚度为8nm左右的热氧化膜(未图示)来作为上述传送栅极晶体管20C1、20C2、复位晶体管20B、读出晶体管20F、以及选择晶体管20S的栅极绝缘膜。
接着，在图15D的工序中，在图15C的结构上堆积多晶硅膜，通过对其进行图案成型，从而在上述元件区域部分20W1中，对应上述像素元件PX1而形成传送栅极晶体管20C1的栅极电极20CG1，另外，在像素元件PX2中形成传送栅极晶体管20C2的栅极电极20CG2。另外，在上述元件区域部分20W3中，同时形成上述共有复位晶体管20B的栅极电极20BG、上述读出晶体管20F的栅极电极20FG、以及上述选择晶体管20S的栅极电极20SG。
接着，在图15E的工序中，用抗蚀图案来保护上述元件区域部分20W1，在该状态下，通过向上述元件区域部分20W2以及20W3以20keV的加速电压、约4×1013cm-2左右的剂量来导入P+，从而形成成为上述晶体管20B、20F以及20S的LDD区域的n型扩散区域204。
在图15E的工序中，在上述元件区域部分20W1中的共有浮动扩散区域FD，避开上述光电二极管PD的n型扩散区域20D1、20D2，以上述栅极电极20CG1或者20CG2为自匹配掩模，在20keV的加速电压下、以5×1012～5×1014cm-2的剂量来离子注入P+，在上述n型扩散区域20D1或者20D2的相反侧形成上述传送栅极晶体管20C1或者20C2的LDD区域205。
在图15E的工序中，还对应于上述单一的接点20c1而在上述元件区域部分20W3中通过在15keV的加速电压下、以2×1015cm-2左右的大剂量来离子注入P+，从而形成高浓度扩散区域206。此时，为了不影响到上述复位晶体管20B以及上述传送栅极晶体管20C1、20C2的特性，优选相对它们都以离开0.2μm以上的距离来形成上述高浓度扩散区域206。
进而，在图15E的工序中，用抗蚀图案来保护上述元件区域部分20W2以及20W3，并以上述传送栅极晶体管20C1、20C2的栅极电极20CG1、20CG2为掩模，向上述元件区域部分20W1，在5～10keV的加速电压下、以1×1013～5×1013cm-2的剂量来离子注入B+，从而在上述n型扩散区域20D1或者20D2和硅基板表面之间形成p+型的密封层207。
通过形成该密封层207，将从上述n型扩散区域20D1或者20D2延伸出的空乏层封在上述扩散区域20D1或者20D2和密封层207的pn接合处附近，使其不会到达硅基板表面的硅/热氧化膜界面。由此，能够抑制通过空乏层的接合漏电所导致的光电子的散逸。
接着，在图15F的工序中，在图15E的结构上，通过CVD法同样形成厚度约为100nm的氧化硅膜209，来覆盖上述栅极20CG1、20CG2、20BG、20FG以及20SG，进而通过掩模工序，对上述元件区域部分20W3中上述复位晶体管20BG的前端侧的、包含上述接点20C2的形成区域的区域进行回蚀，在上述栅极电极20FG以及20SG形成侧壁绝缘膜，同时使上述LDD区域204中与上述接点20C2的形成区域以及上述晶体管20F以及20S的源极-漏极区域相对应的部分露出。
在图15F的工序中，以上述栅极电极20FG以及20SG为自匹配掩模，还向上述露出部分，在15keV的加速电压下、以2×1015cm-2左右的剂量来离子注入P+，在1000℃的温度下进行10秒钟的热处理，从而形成成为上述晶体管20F、20D的源极-漏极区域的n型扩散区域210。
在该状态下，在上述硅基板200上形成上述CVD绝缘膜209，如图15F所示使上述n+型扩散区域210以及栅极电极20FG、20SG露出，在图15的工序中，还在上述硅基板200上，典型地，通过溅射法将Co等金属膜(未图示)同样堆积为10nm的厚度来覆盖上述CVD绝缘膜209以及上述露出部。
进而，通过RTA工序而在500～600℃左右的温度对上述硅基板200进行数十秒的热处理，从而在上述扩散区域210的表面以及上述栅极电极20FG、20SG的表面形成钴硅化物膜。
在图15F的工序中，还在其后除去未反应的Co膜，在800～900℃下通过RTA工序进行数十秒钟的热处理，从而能使上述钴硅化物膜211变化为以CoSi2表示的低阻抗硅化物膜。为了简单，该硅化物层在图11俯视图中没有表示。
接着，在图15G的工序中，在图15F的结构上，通过等离子体CVD法堆积70nm厚的SiN膜来作为反射防止膜，再在上述SiN膜212上通过等离子体CVD法形成膜厚约为1000nm的SiO2层问绝缘膜213。
进而，在上述层间绝缘膜213中，以使在上述元件区域部分20W3中所形成的上述n+型扩散区域205以及上述复位晶体管20B的源极区域和上述选择晶体管20S的漏极区域露出的方式形成接触孔，经由Ti/TiN等阻挡金属膜(未图示)，以W等低阻抗金属对其填充，从而形成成为上述接点20c1、20c2、以及20c3的导体插件。
此时，在上述接点20c2以及20c3的形成区域形成有上述硅化物层211，相对于此，由于在上述接点20c1的形成区域没有形成该硅化物层211，所以优选先以最佳的工艺在上述层间绝缘膜213中形成与上述接点20c1对应的接触孔，然后形成与上述接点20c2以及20c3对应的接触孔。
图15H表示这样形成的具有图11的布局的CMOS摄像元件20的沿上述线A-B-C-D的剖面图。
参照图15H，在图15G的结构上，形成有多层配线层结构，该多层配线层结构由含有图13所示的上述第一层金属配线层M1～M3的配线层220、和含有图14所示的上述第二层金属配线层N1～N3的配线层221构成，进而，在上述多层配线结构上通过等离子体CVD法来形成SiN盖膜222。
进而，在上述SiN盖膜222上，对应于上述像素PX1以及PX2的各光电二极管扩散区域20D1以及20D2而形成微型透镜224。
图16表示本发明的第二实施方式的CMOS元件40的结构。其中，在图16中，对与先前说明的部分对应的部分付以相同的参照符号，省略其说明。
参照图16，在本实施方式中，将上述元件区域部分20W1形成为在上述硅基板表面的列方向连续延伸的带状区域，在图12的结构中，为了分离元件而在由元件分离绝缘膜201分离的上述像素PX2和与其在列方向上相邻的像素PX3之间形成有p型阱20PW。
图17表示沿图16的线A-B的剖面图。
参照图17，在上述像素PX2中构成光电二极管PD的扩散区域20D2和在上述像素PX3中构成光电二极管PD的扩散区域20D1之间，先在150keV的加速电压下、以3×1012cm-2的剂量来离子注入B+，接着在30keV的加速电压下、以5×1012cm-2的剂量来离子注入B+，从而以约0.4～0.5μm的宽度来形成上述p型元件分离阱20PW。
在如前面实施例那样通过STI型的元件分离结构20I来进行上述像素PX2的扩散区域20D2和像素PX3的扩散区域20D1之间的元件分离时，作为元件分离结构20I，除了元件分离结构20I的宽度为0.25～0.3μm之外，为了覆盖空乏层的广度而在上述扩散区域20D1或者20D2和元件分离结构20I之间需要确保0.2～0.3μm的距离，因此，在上述扩散区域20D1以及20D2之间形成有总计为0.65～0.9μm的间隔，但是，根据本实施方式，能缩小上述间隔而提高CMOS摄像元件的分辨率。或者，能使各扩散区域20D1、20D2的面积增大。
图18是表示本发明的第三实施方式的CMOS摄像元件60的布局的俯视图。其中，在图中对与先前说明的部分对应的部分付以相同的参照符号，省略其说明。
参照图18，在本实施方式中，将复位晶体管20B的栅极长度设定为比其他晶体管、如传送栅极晶体管20C1、20C2、读出晶体管20F或者选择晶体管20S的任一个都大，例如设为0.9μm的值。进而，这样栅极长度增大的结果是，在面积增大了的复位晶体管20B的元件区域，为了控制閾值而进行复位晶体管专用的离子注入，使晶体管20B的阈值电压下降到0.1V左右。例如，在上述复位晶体管20B中，在上述栅极电极20BG正下方的区域，在50keV的减速电压下、以2～4×1012cm-2的剂量来离子注入As+。
例如，在图示的例子中，上述复位晶体管20B具有上述0.9μm的栅极长度GL，相对于此，上述传送栅极晶体管20C1、20C2具有0.75μm的栅极长度，上述读出晶体管20F具有0.50μm的栅极长度，进而，选择晶体管20S具有0.34μm的栅极长度。
根据该结构，尽管为低閾值电压也能减轻复位晶体管20B的特性偏差，在使CMOS摄像元件60进行低电压动作的情况下，也能以低复位控制电压来复位上述共有浮动扩散区域FD。或者，用相同的复位控制电压也能将浮动扩散区域FD写入到高(复位)电压。
在本实施方式中，由于上述复位晶体管20B、读出晶体管20F以及选择晶体管20S形成在从上述元件区域部分20W1经由元件区域部分20W2而分支的单一的元件区域部分20W3，所以能确保半导体基板200上的面积使用效率高、并能够确保使上述复位晶体管20B的栅极长度GL增大的充分的富裕。
图19是表示本发明的第四实施方式的CMOS摄像元件80的布局的俯视图。其中，在图19中对与先前说明的部分对应的部分付以相同的参照符号，省略其说明。
参照图19，在本实施方式中，在上述元件区域部分20W3中，为了形成上述单一的电源接点20c2而宽度增大了的区域20W4沿着上述元件区域20W3在上述列方向一直延伸到上述读出晶体管20F，将上述读出晶体管20F形成为具有比前面的实施方式中的读出晶体管大的栅极宽度GW。
因此，上述读出晶体管20F的栅极电极20FG没有接近相邻的元件区域20W1而形成栅极接点20c6。
另一方面，在本发明的CMOS摄像元件80中，由于在从上述元件区域部分20W1经由元件区域部分20W2而分支的单一的元件区域部分20W3形成上述复位晶体管20B、读出晶体管20F以及选择晶体管20S，所以在上述元件区域部分20W3上留有可利用的空间，因此，在图示的例子中，形成从上述栅极电极20FG在上述列方向延伸的引出部20FGc，在该引出部20FGc形成上述接点20c6。
根据本实施方式，由于上述读出晶体管20f的栅极宽度增大，所以能够减轻上述读出晶体管20F的特性偏差。
图20表示本发明的第五实施方式的CMOS摄像元件100的结构。其中，在图20中对与先前说明的部分对应的部分付以相同的参照符号，省略其说明。
参照图20，CMOS摄像元件100具有和先前在图16中说明的CMOS摄像元件40类似的结构，但在从上述像素PX1和PX2之间的共有浮动扩散区域FD以及上述元件区域部分20W1分支的元件区域部分20W2中，在用单点划线包围的区域20R1，通过例如P+的离子注入来形成上述传送栅极晶体管20C1以及20C2的LDD区域205。可在先前图15E中说明的条件下进行用于形成上述LDD区域205的离子注入。
因此，在本实施方式中，在上述图15E的工序中，在以B+的离子注入来形成上述密封层207时，使用掩模工艺，避开上述区域20R1而仅对图20中用双点划线表示的区域20R2进行上述的B+的离子注入。
该离子注入的结果，在上述元件区域20W1中，形成了具有图21A以及图21B所示的剖面的结构。其中，图21B表示图20中沿线A-B的剖面图，另外，图21A表示图20中沿线C-D的剖面图。
这样，通过以侵入到上述元件区域部分20W1中的方式形成上述LDD区域205，从而上述共有浮动区域FD的面积减少，进而，上述共有浮动区域FD和上述传送栅极晶体管20C1或者20C2的栅极电极重叠的重叠长度减少，所以上述共有浮动扩散区域FD的容量减少，而能使通过所传送的光电子而在共有浮动扩散区域FD生成的电压信号增大。
在图20的结构中，优选分开0.2μm左右而形成上述区域20R1和区域20R2。此外，在本实施方式中，用于上述区域20R2中的密封层207的形成的离子注入工序如果必要能够省略。
图22是表示本发明的第六实施方式的CMOS摄像元件120的结构的等效电路图。
参照图22，CMOS摄像元件120在半导体基板上含有传送栅极晶体管T11、T12、T13、T14、…、T21、T22、T23、T24、…、T31、T32、T33、T34、…T41、T42、T43、T44、…、的矩阵状排列，在上述传送栅极晶体管T11、T12、T13、T14、…、T21、T22、T23、T24、…、T31、T32、T33、T34、…T41、T42、T43、T44、…、的源极分别形成有光电二极管D11、D12、D13、D14、…、D21、D22、D23、D24、…、D31、D32、D33、D34、…D41、D42、D43、D44、…。
其中，传送栅极晶体管T11和T12、T13和T14、T21和T22、T23和T24、T31和T32、T33和T34、T41和T42、T43和T44各自的栅极共通连接在一起，上述传送栅极晶体管T11和T12的栅极与传送控制线TG1相连接，上述传送栅极晶体管T13和T14的栅极与传送控制线TG3相连接，传送栅极晶体管T21和T22的栅极与传送控制线TG2相连接，上述传送栅极晶体管T23和T24的栅极与传送控制线TG4相连接。
同样，上述传送栅极晶体管T31和T32的栅极与传送控制线TG2相连接，上述传送栅极晶体管T33和T34的栅极与传送控制线TG4相连接，上述传送栅极晶体管T41和T42的栅极与未图示的其他传送控制线相连接，进一步，上述传送栅极晶体管T43和T44的栅极与另外其他的传送控制线相连接。
进而，上述传送栅极晶体管T12、T13、T22、T23的漏极共通地形成共有浮动扩散区域FD1，上述共有浮动扩散区域FD1与在列方向延伸的复位电压线VR相连接，通过由在行方向延伸的复位控制线RST1上的复位信号控制的复位晶体管RT1来复位。
同样，上述传送栅极晶体管T32、T33、T42、T43的漏极共同地形成共有浮动扩散区域FD2，通过复位晶体管RT2来复位上述共有浮动扩散区域FD2，该复位晶体管RT2与在列方向延伸的复位电压线VR相连接，并由在行方向延伸的复位控制线RST2上的复位信号所控制。
进而，在上述传送栅极晶体管T12、T13、T22、T23共通地形成有选择晶体管SL1，该选择晶体管SL1与复位电压线VR相连接，并由在行方向延伸的选择控制线SEL1上的选择控制信号所控制，在上述选择晶体管SL1上串联地连接有读出晶体管RD1，该读出晶体管RD1将栅极连接在上述共有浮动扩散区域FD1上。上述读出晶体管RD1形成源极跟随器电路，将输出信号供给到在列方向延伸的信号线SIG上。
同样，在上述传送栅极晶体管T32、T33、T42、T43上共通地形成有选择晶体管SL2，该选择晶体管SL2与复位电压线VR相连接，并由在行方向延伸的选择控制线SEL2上的选择控制信号所控制，在上述选择晶体管SL2上串联地连接有读出晶体管RD2，该读出晶体管RD2将栅极连接在上述共有浮动扩散区域FD2上。上述读出晶体管RD2形成源极跟随器电路，将输出信号供给到在列方向延伸的信号线SIG上。
图23表示由图22中的传送控制线TG1～TG4上的选择信号读出的像素。其中，在图23中，含有读出晶体管的读出电路被共通的像素所包围表示。例如在图中，11表示具有光电二极管D11的像素，12表示具有光电二极管D12的像素。
图24是说明图22的CMOS摄像元件120的读出动作的时间图表。其中，图24表示选择了选择控制线TG4时的动作。
参照图24，首先向复位控制线RST1上供给复位脉冲信号，从而上述复位晶体管RT1导通，上述共有浮动扩散区域FD1被初始化。
接着，向上述复位控制线RST2上供给复位脉冲信号，从而上述复位晶体管R21导通，上述共有浮动扩散区域FD2被初始化。
接着，向上述选择控制线SEL1供给选择脉冲信号，构成上述光电二极管D12、D13、D22、D23的共有读出电路的选择晶体管SL1导通。由此，上述共有浮动扩散区域FD1的初始化电压通过上述读出晶体管RD1而被读出到上述信号线SIG上。
接着，向上述选择控制线SEL2供给选择脉冲信号，构成上述光电二极管D32、D33、D42、D43的共有读出电路的选择晶体管SL2导通。由此，上述共有浮动扩散区域FD2的初始化电压通过上述读出晶体管RD2而被读出到上述信号线SIG上。
接着，向上述传送控制线TG4供给传送控制信号脉冲，由此，上述共有浮动扩散区域FD1的电位因在上述光电二极管D23中所形成的光电子而发生变化。另外同时，上述共有浮动扩散区域FD2的电位因在上述光电二极管D33中所形成的光电子而发生变化。
因此，通过再向上述选择控制线SEL1供给选择脉冲，从而在上述共有浮动扩散区域FD1产生的电压变化通过上述读出晶体管RD1而被读出到上述信号线SIG上。另外，通过再向上述选择控制线SEL2供给选择脉冲信号，从而在上述共有浮动扩散区域FD2产生的电压变化通过上述读出晶体管RD2而被读出到上述信号线SIG上。
图25表示实现图22的电路的CMOS摄像元件120的布局。
参照图25，在由元件分离区域120I划成在硅基板上的、图26所示的、单一的、连续的元件区域120W中，形成CMOS摄像元件120，上述元件区域120W在基板上沿列方向相互平行地连续地延伸，由以下部分构成，即，形成了各岛状的元件分离区域120i的多个带状部分120W1、将上述多个带状部分120W1相互连接在一起的元件区域部分120W2、从上述元件区域部分120W2分支并在上述一对元件区域部分120W1之间沿列方向仅延伸所限定的距离的元件区域部分120W3。在图26中，上述元件区域部分120W3向图中下方超过图示的范围延伸，另一方面，上述元件区域部分120W3从在图中上方所形成的同样的区域向下方、即在列方向延伸。
再参照图25，在上述元件区域部分120W1中，对应于图16的元件分离阱20PW而形成图27也未示出的呈十字型的p型元件分离阱120PW，在上述元件区域部分120PW1，通过上述元件分离阱120PW，对应于上述图11的n型扩散区域20D1～20D4而形成与图22的光电二极管D11～D14、D21～D24对应的n型扩散区域120D11～120D14、120D21～120D24。
进而，在上述元件区域部分120W1中，在光电二极管D12和D22之间形成有图22的共有浮动扩散区域FD1，在上述共有浮动扩散区域FD1和光电二极管D12之间形成有传送栅极晶体管12。上述共有浮动扩散区域FD1在上述元件区域部分120W2中向在列方向相邻的元件区域部分120W1延伸，在上述相邻元件区域部分120W1中，在上述共有浮动扩散区域FD1和光电二极管D13之间形成传送栅极晶体管13，进而，在共有浮动扩散区域FD1和光电二极管D23之间形成传送栅极晶体管23。
进而，对应于图22的电路图，相邻上述光电二极管D11而形成传送栅极晶体管T11，相邻光电二极管D21而形成传送栅极晶体管T21，传送栅极晶体管T11和T12共有栅极电极G1。同样，传送栅极晶体管T21和T22共有栅极电极G2。
同样，对应于图22的电路图，相邻上述光电二极管D14而形成传送栅极晶体管T14，相邻光电二极管D24而形成传送栅极晶体管T24，传送栅极晶体管T13和T14共有栅极电极G3。同样，传送栅极晶体管T23和T24共有栅极电极G4。
在上述元件区域部分120W2形成有单一的接点120c1，还在含有上述接点120c1的图25中用虚线包围的区域120R，在上述传送晶体管T12、T13、T22、T23共通地通过离子注入而形成与前面的实施方式中的LDD区域205对应的LDD区域。
另外，在上述元件区域部分120W3设置有单一的电源接点120c2，在上述元件区域部分120W3中，在上述LDD区域和上述电源接点120c2之间形成具有栅极电极G7的图22的复位晶体管RT1。
进而，在上述元件区域部分120W3，在上述电源接点120c2的下游侧，形成具有栅极电极G2的图22的选择晶体管SL1和具有栅极电极G6的图22的读出晶体管RD1。
进而，在图25的结构中，在各光电二极管的扩散区域120D11～120D24中，以与上述共有浮动扩散区域FD1的一部分重叠的方式形成有上述LDD区域120R，因此，和在先前说明的图20的实施方式同样，能够降低上述共有浮动扩散区域FD1的容量，通过光电子在共有浮动扩散区域FD1可得到更大的电压变化。
上述共有浮动扩散区域FD1通过在图27所示的第一层金属配线图案120M1，在上述单一的接点120c1与上述读出晶体管RD1的栅极电极G6相连接。同样，上述共有浮动扩散区域FD2通过与上述配线图案120M1对应的金属配线图案120M2，在形成在上述共有浮动扩散区域FD2上的单一的接点120c2，与上述读出晶体管RD2的栅极电极G6相连接。
另外，对上述电源接点120c2，经由图27所示的第一层配线图案120M3来供给复位电压VR。
进而，在图27中，在传送栅极晶体管T21和T22用第一层配线图案M4连接共通的栅极电极G2，在列方向相邻的传送栅极晶体管T31和T32用第一层配线图案M4连接共通的栅极电极G8。同样，在传送栅极晶体管T23和T24用第一层配线图案M5连接共通的栅极电极G4，在列方向相邻的传送栅极晶体管T33和T34用第一层配线图案M5连接共通的栅极电极G10。
对其他传送栅极晶体管也同样。其中，在图中，传送栅极晶体管T11和T12共有栅极电极G1，传送栅极晶体管T13和T14共有栅极电极G3。另外，传送栅极晶体管T21和T22共有栅极电极G2，传送栅极晶体管T23和T34共有栅极电极G4。传送栅极晶体管T31和T32共有栅极电极G8，传送栅极晶体管T33和T34共有栅极电极G10。进而，传送栅极晶体管T41和T42共有栅极电极G9，传送栅极晶体管T43和T44共有栅极电极G11。
并且，上述传送栅极晶体管T11和T12以第一层金属配线图案120M6连接到在列方向相邻的传送栅极晶体管对(未图示)，上述传送栅极晶体管T13和T14以第一层金属配线图案120M7连接到在列方向相邻的传送栅极晶体管对(未图示)。同样，上述传送栅极晶体管T41和T42以第一层金属配线图案120M8连接到在列方向相邻的传送栅极晶体管对(未图示)，上述传送栅极晶体管T43和T44以第一层金属配线图案120M9连接到在列方向相邻的传送栅极晶体管对(未图示)。
进而，在图27中，构成上述信号线SIG的金属图案120M10在列方向延伸，与上述读出晶体管RD1以及RD2的源极接点120c3相连接。
图28表示在CMOS摄像元件120中所形成的第二层配线图案。
参照图28，在上述基板上，金属配线图案120N1以及120N2在行方向与选择控制线TG1以及TG3相对应的在行方向平行地延伸，上述金属配线图案120N1、上述金属图案120N2分别在各自的接点上与上述第一层金属配线图案120M6、上述金属第一层金属配线图案120M7相连接。
进而，在图28中，成为上述选择控制线SEL1的金属配线图案120N3在行方向延伸，从金属配线图案120N3延伸出的金属图案经由在图27中未图示的、引出栅极电极G5的第一层配线图案，而通过接点连接到选择晶体管SL1的上述栅极电极G5。
进而，在图28的布局中，成为上述复位控制线RST1的金属配线图案120N4与上述金属配线图案120N3相邻的在行方向延伸，金属图案从上述金属配线图案120N4中延伸出，经由形成在上述第一层上的金属引出配线图案GR而连接到上述复位晶体管RT1的栅极电极G7。
进而，在图28的布局中，成为上述传送控制线TG2以及TG4的金属配线图案120N5、120N6在列方向延伸，上述金属配线图案120N5与上述第一层金属配线图案120M4相连接，另外，上述金属配线图案120N6与上述第一层金属配线图案120M5相连接。
进而，在图28中，成为上述选择控制线SEL2的金属配线图案120N7在行方向延伸，从上述金属配线图案120N延伸出的金属图案经由在图27未图示的、引出上述栅极电极图案G5的第一层配线图案，而通过接点连接到选择晶体管SL1的栅极电极G5。
进而，在图28的布局中，成为上述复位控制线RST2的金属配线图案120N8与上述金属配线图案120N7相邻的在上述行方向延伸，金属图案从上述金属配线图案120N8中延伸出，经由形成在上述第一层上的金属引出配线图案GR而连接到上述复位晶体管RT2的栅极电极G7。
由此，形成了先前以图22说明的电路。
在本实施例中，在CMOS摄像元件中，不仅能在列方向而且还能在行方向使光电二极管接近排列，从而能提高分辨率、或者增大各光电二极管的受光面积。
在本实施方式中，对于形成在上述共有浮动扩散区域FD1或者FD2上的接点，每四个光电二极管仅用一个上述接点即可，从而能够减轻接合漏电所导致的光电子向基板散逸的问题。另外，对于形成在上述元件区域部分120W3上的电源接点，每四个光电二极管仅用一个上述接点即可，因此，能够较大地提高CMOS摄像元件的制造成品率。
特别在图28的布局中，能够将每一像素间距的第二层配线图案的根数限限制在两根(120N1和120N2、120N3和120N4、120N5和120N6、或者120N7和120N8)，能够使CMOS摄像元件的结构简单化的同时，使受光区域不会被配线图案覆盖，从而能够提高受光效率。
产业上的可利用性本发明一般可用于摄像装置，例如可用于被装入数码照相机、移动电话、还有其他电子装置的摄像装置。
权利要求
1.一种CMOS摄像元件，由排列为矩阵状的多个CMOS光电传感器构成，其特征在于，在列方向相邻的第一CMOS光电传感器和第二CMOS光电传感器形成于在半导体基板上由元件分离区域划分成的、单一的、连续的元件区域中。
2.如权利要求
1所述的CMOS摄像元件，其特征在于，上述元件区域由第一元件区域部分和第二元件区域部分构成，该第一元件区域部分在上述半导体基板上沿上述列方向延伸，该第二元件区域部分从上述第一元件区域部分分支，与上述第一元件区域部分平行并与上述第一元件区域部分在上述行方向上隔开间隔而延伸。
3.如权利要求
2所述的CMOS摄像元件，其特征在于，各CMOS光电传感器由以下部分构成光电二极管；浮动扩散区域，其蓄积由上述光电二极管所形成的光生载流子；复位晶体管，其由复位控制信号驱动，来使上述浮动扩散区域复位；传送栅极晶体管，其由传送控制信号驱动，来控制向上述浮动扩散区域传送上述光生载流子；读出晶体管，其检测出在上述浮动扩散区域由上述光生载流子所感应的电压变化；选择晶体管，其由选择控制信号所控制，来有选择地输出上述读出晶体管的输出信号，上述第一CMOS光电传感器和上述第二CMOS光电传感器，在上述第一元件区域部分中共有各自的浮动扩散区域来作为共有浮动扩散区域；构成上述第一CMOS光电传感器的光电二极管的第一扩散区域、和构成上述第二CMOS光电传感器的光电二极管的第二扩散区域，在上述第一元件区域部分中隔着上述共有浮动扩散区域而在上述列方向上对置，在上述共有浮动扩散区域和上述第一扩散区域之间设置有上述第一CMOS光电传感器的传送栅极晶体管，在上述共有浮动扩散区域和上述第二扩散区域之间设置有上述第二CMOS光电传感器的传送栅极晶体管。
4.如权利要求
3所述的CMOS摄像元件，其特征在于，在上述第二元件区域部分中，共有各自的复位晶体管来作为共有复位晶体管。
5.如权利要求
4所述的CMOS摄像元件，其特征在于，上述第一元件区域部分和上述第二元件区域部分通过第三元件区域部分而连接，该第三元件区域部分在上述元件分离区域中从上述共有浮动扩散区域延伸出来而构成上述共有浮动扩散区域的一部分，在上述第二元件区域部分形成有单一的电源接触孔，在上述第二元件区域部分中，相对上述单一的电源接触孔而在接近上述第三元件区域部分一侧形成上述共有复位晶体管。
6.如权利要求
5所述的CMOS摄像元件，其特征在于，上述第一CMOS光电传感器和上述第二CMOS光电传感器构成第一CMOS光电传感器对，上述第一CMOS光电传感器和上述第二CMOS光电传感器在第二CMOS光电传感器对的第二元件区域部分中共有各自的读出晶体管来作为共有读出晶体管，还共有各自的选择晶体管来作为共有选择晶体管，其中，上述第二CMOS光电传感器对由第三CMOS光电传感器和第四CMOS光电传感器构成，具有与上述第一CMOS光电传感器对相同的结构，在上述列方向上与上述第一CMOS光电传感器对相邻。
7.如权利要求
6所述的CMOS摄像元件，其特征在于，在上述第二CMOS光电传感器对的第二元件区域部分中，相对于与上述单一的电源接触孔对应的单一电源接触孔，在上述第二CMOS光电传感器对的共有复位晶体管的相反侧形成上述共有读出晶体管和上述共有选择晶体管。
8.如权利要求
7所述的CMOS摄像元件，其特征在于，在上述第二CMOS光电传感器对的上述第二元件区域部分中，比上述共有选择晶体管更接近上述第二CMOS光电传感器对的第二元件区域部分的上述单一的电源接触孔而配设上述共有读出晶体管。
9.如权利要求
7所述的CMOS摄像元件，其特征在于，在上述第二CMOS光电传感器对的上述第二元件区域部分中，比上述共有读出晶体管更接近上述第二CMOS光电传感器对的第二元件区域部分的上述电源接触孔而配设上述共有选择晶体管。
10.如权利要求
4所述的CMOS摄像元件，其特征在于，在上述共有浮动扩散区域形成有单一的接触孔，上述第一CMOS光电传感器和上述第二CMOS光电传感器构成第一CMOS光电传感器对，上述第一CMOS光电传感器和上述第二CMOS光电传感器在第二CMOS光电传感器对的第二元件区域中共有各自的读出晶体管来作为共有读出晶体管，其中，上述第二CMOS光电传感器对由第三CMOS光电传感器和第四CMOS光电传感器构成，具有与上述第一CMOS光电传感器对相同的结构，在上述列方向上与上述第一CMOS光电传感器对相邻，上述单一的接触孔通过在上述半导体基板上延伸的配线图案而与在上述第二CMOS光电传感器对的上述第二元件区域部分中所形成的上述共有读出晶体管的栅极电极相连接。
11.如权利要求
10所述的CMOS摄像元件，其特征在于，上述配线图案由从上述单一的接触孔延伸出的第一层配线图案、和与上述第一层配线图案以及上述共有读出晶体管的栅极电极相连接并在上述列方向延伸的第二层配线图案构成。
12.如权利要求
10所述的CMOS摄像元件，其特征在于，上述第一元件区域部分和上述第二元件区域部分通过第三元件区域部分相连接，该第三元件区域部分从上述共有浮动扩散区域延伸而构成上述共有浮动扩散区域的一部分，在上述第二元件区域部分中，与上述第三元件区域部分相连接的部分也构成上述共有浮动扩散区域的一部分，上述单一的接触孔形成于上述第二元件区域部分中与上述第三元件区域部分相连接的部分。
13.如权利要求
3所述的CMOS摄像元件，其特征在于，上述第一传送栅极晶体管和上述第二传送栅极晶体管具有实质上与在上述第一以及第二扩散区域的上述行方向测得的宽度相等的栅极宽度。
14.如权利要求
3所述的CMOS摄像元件，其特征在于，上述第一以及第二扩散区域分别被埋设在构成上述元件区域的反导电型的扩散区域中，上述第一扩散区域延伸到上述第一传送栅极晶体管的栅极电极正下方的部分，上述第二扩散区域延伸到上述第二传送栅极晶体管的栅极电极正下方的区域。
15.如权利要求
6所述的CMOS摄像元件，其特征在于，上述共有复位晶体管具有比上述共有读出晶体管以及共有选择晶体管中的任一个都大的栅极长度。
16.如权利要求
6所述的CMOS摄像元件，其特征在于，上述共有读出晶体管具有比上述共有复位晶体管以及共有选择晶体管中的任一个都大的栅极宽度。
17.如权利要求
16所述的CMOS摄像元件，其特征在于，上述共有读出晶体管的栅极接点被形成在离开上述共有读出晶体管的栅极的延长线的位置。
18.如权利要求
14所述的CMOS摄像元件，其特征在于，在上述第一元件区域部分中，在上述第一传送栅极晶体管和上述第二传送栅极栅极晶体管之间的表面部分，与上述共有浮动扩散区域相邻而形成有与上述第一以及第二扩散区域相同的导电型的扩散区域，来作为上述第一以及第二传送栅极晶体管的LDD区域。
19.如权利要求
3所述的CMOS摄像元件，其特征在于，上述第一CMOS光电传感器和上述第二CMOS光电传感器形成第一CMOS光电传感器对，在上述半导体基板上，在上述行方向与上述第一CMOS光电传感器对相邻而形成有第二CMOS光电传感器对，该第二CMOS光电传感器对由具有与上述第一以及第二CMOS光电传感器分别相同的结构的第三以及第四CMOS光电传感器构成，在上述第三CMOS光电传感器的传送栅极晶体管的栅极电极以及上述第四CMOS光电传感器的传送栅极晶体管的栅极电极，在上述第二元件区域部分向上述列方向延伸的延长线上形成各自的接点。
20.如权利要求
3所述的CMOS摄像元件，其特征在于，上述第一CMOS光电传感器和上述第二CMOS光电传感器形成CMOS光电传感器对，上述第一元件区域部分在上述半导体基板上沿上述列方向连续延伸，在上述第一元件区域部分沿上述列方向重复形成上述CMOS光电传感器对，在上述第一元件区域部分，在一个CMOS光电传感器对和在上述列方向与其相邻的CMOS光电传感器之间，形成有元件分离阱。
21.如权利要求
3所述的CMOS摄像元件，其特征在于，在上述第一元件区域部分没有形成接触孔。
22.一种CMOS摄像元件，由排列为矩阵状的多个CMOS光电传感器构成，其特征在于，在列方向相邻的第一CMOS光电传感器和第二CMOS光电传感器、相对上述第一CMOS光电传感器以及上述第二CMOS光电传感器分别在行方向相邻的第三CMOS光电传感器和第四CMOS光电传感器，形成于在半导体基板上由元件分离区域划分成的、单一的、连续的元件区域中。
23.如权利要求
22所述的CMOS摄像元件，其特征在于，上述元件区域由以下部分构成第一以及第二元件区域部分，其在上述半导体基板上沿上述列方向隔着上述元件分离区域相互分离而延伸；第三元件区域部分，其横穿上述元件分离区域而将上述第一元件区域部分和上述第二元件区域部分连接在一起；第四元件区域部分，其从上述第三元件区域部分分支，在隔开上述第一以及第二元件区域部分的元件分离区域部分中，在上述列方向上与上述第一以及第二元件区域部分隔开间隔而延伸，各CMOS光电传感器由以下部分构成光电二极管；浮动扩散区域，其蓄积由上述光电二极管所形成的光生载流子；复位晶体管，其由复位控制信号驱动，来使上述浮动扩散区域复位；传送栅极晶体管，其由传送控制信号驱动，来控制向上述浮动扩散区域传送上述光生载流子；读出晶体管，其检测出在上述浮动扩散区域由上述光生载流子所感应的电压变化；选择晶体管，其由选择控制信号控制，来有选择地输出上述读出晶体管的输出信号，上述第一CMOS光电传感器和上述第二CMOS光电传感器在上述第一元件区域部分中共有各自的浮动扩散区域来作为第一共有浮动扩散区域，上述第三CMOS光电传感器和上述第四CMOS光电传感器在上述第二元件区域部分中共有各自的浮动扩散区域来作为第二共有浮动扩散区域，上述第三元件区域将上述第一共有浮动扩散区域和上述第二共有浮动扩散区域相结合而形成第三共有浮动扩散区域，构成上述第一CMOS光电传感器的光电二极管的第一扩散区域、和构成上述第二CMOS光电传感器的光电二极管的第二扩散区域，在上述第一元件区域部分中隔着上述第一共有浮动扩散区域而在上述列方向上对置，构成上述第三CMOS光电传感器的光电二极管的第三扩散区域、和构成上述第四CMOS光电传感器的光电二极管的第四扩散区域，在上述第三元件区域部分中隔着上述第二共有浮动扩散区域而在上述列方向上对置，在上述第一扩散区域和上述第一共有浮动扩散区域之间形成有上述第一CMOS光电传感器的传送栅极晶体管，在上述第二扩散区域和上述第一共有浮动扩散区域之间形成有上述第二CMOS光电传感器的传送栅极晶体管，在上述第三扩散区域和上述第二共有浮动扩散区域之间形成有上述第三CMOS光电传感器的传送栅极晶体管，在上述第四扩散区域和上述第二共有浮动扩散区域之间形成有上述第四CMOS光电传感器的传送栅极晶体管。
24.如权利要求
23所述的CMOS摄像元件，其特征在于，在上述第四元件区域部分，具有上述第一～第四CMOS光电传感器的复位晶体管来作为共有复位晶体管。
25.如权利要求
24所述的CMOS摄像元件，其特征在于，在上述第四元件区域部分形成有单一的电源接触孔，在相对上述单一的电源接触孔接近于上述第三元件区域部分的一侧形成上述共有复位晶体管。
26.如权利要求
23所述的CMOS摄像元件，其特征在于，在上述第三共有浮动扩散区域形成有单一的接触孔，上述第一CMOS光电传感器和上述第二CMOS光电传感器构成第一CMOS光电传感器对，上述第三CMOS光电传感器和上述第四CMOS光电传感器构成第二CMOS光电传感器对，上述第一～第四CMOS光电传感器在相对第三CMOS光电传感器对和第四CMOS光电传感器对所形成的第四元件区域部分中共有各自的读出晶体管来作为共有读出晶体管，其中，上述第三CMOS光电传感器对由第五CMOS光电传感器和第六光电传感器构成，具有与上述第一CMOS光电传感器对相同的结构，在上述列方向上与上述第一CMOS光电传感器对相邻；上述第四CMOS光电传感器对由第七CMOS光电传感器和第八CMOS光电传感器构成，具有与上述第二CMOS光电传感器对相同的结构，在上述列方向上与上述第二光电传感器对相邻，上述单一的接触孔通过在上述半导体基板上延伸的配线图案而与上述共有读出晶体管相连接。
27.如权利要求
26所述的CMOS摄像元件，其特征在于，上述第一～第四CMOS光电传感器在上述第三以及第四CMOS光电传感器对所形成的上述第四元件区域部分具有各自的选择晶体管作为共有选择晶体管。
专利摘要
CMOS摄像元件由排列为矩阵状的多个CMOS光电传感器构成，在列方向相邻的第一CMOS光电传感器和第二CMOS光电传感器形成于在半导体基板上由元件分离区域划分成的、单一的、连续的元件区域中。
文档编号H04N5/3745GK1993832SQ200480043633
公开日2007年7月4日 申请日期2004年7月20日
发明者大川成实 申请人:富士通株式会社导出引文BiBTeX, EndNote, RefMan