专利名称:用于集成电路的电容结构的制作方法
技术领域：
本发明涉及一种用于集成电路的电容结构，特别是有关于一种可改善电容不匹配(mismatch)的侧向电容结构。
背景技术：
许多数字及模拟部件及电路已成功地运用于半导体集成电路。上述部件包含了无源元件，例如电阻、电容或电感等。典型的半导体集成电路包含一硅衬底。一层以上的介电层设置于衬底上，且一层以上的金属层设置于介电层中。这些金属层可通过现行的半导体工艺技术而形成芯片内建部件，例如芯片内建金属-绝缘-金属电容元件(on-chip metal-insulator-metal(MIM)capacitor)。
典型的金属-绝缘-金属(MIM)电容元件包括两导电平板，其一导电平板位于另一平板上方且相互平行，以及一介电材料层，其介于两导电平板之间。此电容结构的缺点在于其需要较大的芯片使用面积。再者，需要额外的微影及蚀刻工艺来制作上导电平板，导致制造成本的增加。
为了降低MIM电容元件所需的芯片使用面积，一种方法就是采用多个平行叉合(interdigitated)的导线作为电容电极，其间具有介电材料作为电容介电层。上述的电容结构形成多个直向(vertical)及侧向MIM电容元件而使得单位面积具有较高的电容值。图1绘示出现有用于集成电路的叉合式电容结构。电容结构包括设置于一半导体衬底100的一介电层102。一导线图案嵌入于介电层102的一第一层位(level)，其包括多个平行且以一既定距离分隔的金属线105。相邻的金属线105具有不同的极性，如标号”+”及”-”所示。另一导线图案嵌入于介电层102的一低于第一层位的第二层位，其包括多个平行且以该既定距离分隔的金属线103。金属线103大体对准金属线105，且与其所对准的金属线105具有不同的极性，如标号”+”及”-”所示。相邻的金属线105或103形成侧向电容，而金属线105及对应的金属线103择行成直向电容。
作为电容电极的金属线103及105通常以镶嵌法制作之。在形成金属线103及105或进行介电层102的平坦化期间，介电层102因受到化学机械抛光(chemical mechanical polishing，CMP)影响而引发碟化效应。如此一来，嵌于不平坦的介电层102的金属线103及105会使MIM电容元件之间的不匹配更为严重，降低集成电路的效能。
发明内容有鉴于此，本发明提供一种用于集成电路的电容结构，通过增加电容电极表面积以及机械强度，以改善电容不匹配进而改善集成电路的效能。
根据上述的目的，本发明提供一种用于集成电路的电容结构。此电容结构包括一介电层以及第一、第二、及第三导线。介电层设置于一衬底上。第一导线嵌入于介电层的一第一层位。第二及第三导线嵌入于介电层的一低于第一层位的第二层位，且以一距离分隔两导线。第二导线在衬底上的一投影完全被第一导线所覆盖，而第三导线在衬底上的一投影局部被第一导线所覆盖。第二导线通过至少一导电插塞电连接至第一导线，且第二导线与第三导线具有不同的极性，该第一、该第二、及该第三导线分别具有第一、第二、第三线宽，且该第一线宽大体为该第二及该第三线宽的总和。
又根据上述的目的，本发明提供一种用于集成电路的电容结构。此电容结构包括一介电层以及第一及第二导线图案。介电层设置于一衬底上。第一导线图案嵌入于介电层的一第一层位，包括多个平行且以一第一距离分隔的第一导线，且相邻的第一导线具有不同的极性。第二导线图案嵌入于介电层的一低于第一层位的第二层位，包括多个平行且以第一距离分隔的第二导线。第二导线图案沿一方向相对第一导线图案位移一第二距离，且第一导线通过至少一导电插塞电连接至沿该方向相对位移第二距离的第二导线。
在上述电容结构中，由于使用相对位移的导线图案以及提供导线之间支撑的导电插塞，故可改善电容元件之间的不匹配。再者，使用导电插塞电连接位于不同层位的导线，可增加电容电极的表面积，以进一步改善电容元件之间的不匹配而提升集成电路的效能。
图1绘示出现有用于集成电路的叉合式电容结构；
图2A绘示出根据本发明实施例的两并列的电容结构单元剖面示意图；图2B绘示出由图2A电容结构单元所构成的多重电容结构剖面示意图；图3A绘示出根据本发明一实施例的两堆叠的电容结构单元剖面示意图；图3B绘示出由图3A堆叠的电容结构单元所构成的多重电容结构剖面示意图；图4A绘示出根据本发明另一实施例的两堆叠的电容结构单元剖面示意图；图4B绘示出由图4A堆叠的电容结构单元所构成的多重电容结构剖面示意图；图5A绘示出根据本发明另一实施例的两堆叠的电容结构单元剖面示意图；图5B绘示出由图5A堆叠的电容结构单元所构成的多重电容结构剖面示意图。
附图标记说明现有100～衬底；102～介电层；103、105～金属线。
本发明10、20、30、40～导线图案；200～衬底；202、204、206、208～介电层；203、205、211、211’、219、219’～导线；203a、211a’、219a～第一导线部；203b、211b’、219b～第二导线部；207、213、213’、217、217’～导电插塞；C1、C2、C3～电容；d1、d2～既定距离；W、W1、W2～线宽。
具体实施方式本发明涉及一种改良的电容结构，适用于不同的集成电路设计，例如混合信号电路、射频电路、及模拟电路。以下配合图2A及2B说明本发明实施例的用于集成电路的电容结构，其中图2A绘示出根据本发明实施例的两并列(side by side)的电容结构单元剖面示意图，而图2B绘示出由图2A电容结构单元所构成的多重电容结构剖面示意图。请参照图2A，电容结构单元包括一介电层以及嵌入其中的导线203及205。介电层可为设置于一衬底200上的金属层间介电(intermetal dielectric，IMD)层。衬底200可为一硅衬底或其它半导体衬底，其可包括不同的元件，诸如晶体管、电阻或其它所常用的半导体元件。为了简化图式，此处仅绘示出一平整衬底。介电层可为单一层或多层结构。在本实施例中，介电层包括介电层202及位于其上方的介电层204。再者，介电层202及204可由相同或不同的材料所构成，例如可由氧化硅或氮化硅所构成。
导线205嵌入于介电层的一第一层位，而导线203嵌入于介电层的一低于第一层位的第二层位。举例而言，导线205嵌入于介电层204，而导线203嵌入于介电层202。导线203包括一第一导线部203a及一第二导线部203b。在本实施例的两并列的电容结构单元中，同一电容结构单元中的第一导线部203a以一既定距离d1(线距)与第二导线部203b分隔，且具有不同的极性，如标号”+”及”-”所示。而不同电容结构单元中的第一导线部203a侧向接触第二导线部203b，且具有相同的极性。再者，两并列的电容结构单元中的导线205则以该既定距离d1而彼此分隔。
第一导线部203a在衬底200上的一投影完全被导线205所覆盖，而第二导线部203b在衬底200上的一投影局部被导线205所覆盖。再者，至少一导电插塞207设置于导线205与第一导线部203a之间，以电连接导线205与第一导线部203a。导线203及205具有大体相同的线宽W，而第一及第二导线部203a及203b则分别具有线宽W1及W2。亦即，W＝W1+W2。再者，导线203及205可由铜金属、铝金属或其合金所构成。
上述电容结构单元可沿一水平方向重复排列而构成一多重MIM电容结构，如图2B所示。此多重电容结构包括由多个平行且以既定距离d1分隔的导线205所构成的导线图案10以及由多个平行且以既定距离d1分隔的导线203所构成的导线图案20。相邻的导线205具有不同的极性。再者，导线图案20沿一既定方向相对导线图案10位移一既定距离d2，其中既定距离d2大于导线203或205的线距d1而小于导线203或205的线宽W(即，d1＜d2＜W)导线205通过导电插塞207电连接至沿该既定方向相对位移该既定距离d2的导线203，使相邻的导线203同样具有不同的极性。
在本实施例的电容结构中，由于相对位移的导线图案10及20以及提供导线203及205之间支撑的导电插塞207可增加电容结构的机械强度，故可改善CMP工艺所引发的碟化效应，进而改善电容元件之间的不匹配。再者，使用导电插塞207电连接导线205及203可增加电容电极的表面积，以进一步改善电容元件之间的不匹配而提升集成电路的效能。另外，相较于现有不具有导电插塞的电容结构，本发明的电容结构可额外增加三个电容。一为导电插塞207之间所构成的电容C1。二为导线205与导电插塞207之间所构成的电容C2。三为导线203与导电插塞207之间所构成的电容C3，如图2A所示。
图3A绘示出根据本发明另一实施例的两堆叠的电容结构单元剖面示意图，而图3B绘示出由图3A堆叠的电容结构单元所构成的多重电容结构剖面示意图，其中相同于图2A及2B的部件使用相同的标号，并省略其说明。请参照图3A，衬底200上的介电层更包括依序位于介电层202下方的介电层206及208。导线211嵌入于介电层206中而第一导线部219a及第二导线部219b嵌入于介电层208中，使导线211位于一低于第二层位的第三层位，而第一导线部219a及第二导线部219b位于一低于第三层位的第四层位。导线211大体对准导线205且通过设置于介电层202的至少一导电插塞213而电连接至导线203的第一导线部203a。第一导线部219a及第二导线部219b分别大体对准于导线203的第一导线部203a及第二导线部203b。亦即，第一导线部219a以该既定距离d1与第二导线部219b分隔。
第一导线部219a在衬底200上的一投影完全被导线211所覆盖，而第二导线部219b在衬底200上的一投影局部被导线211所覆盖，且第一及第二导线部219a及219b具有不同的极性，如标号”+”及”-”所示。再者，至少一导电插塞217设置于导线211与第一导线部219a之间，以电连接导线211与第一导线部219a，其中导电插塞213及217大体对准于导电插塞207。导线211及205具有大体相同的线宽W，而第一及第二导线部219a及219b则分别具有线宽W1及W2。再者，导线211与第一及第二导线部219a及219b可由铜金属、铝金属或其合金所构成。
上述堆叠的电容结构单元可沿一水平方向重复排列而构成一多重MIM电容结构，如图3B所示。不同于图2B所示的多重电容结构之处在于此多重电容结构更包括位于第三层位的导线图案30及位于第四层位的导线图案40。导线图案30包括多个平行且以既定距离d1分隔的导线211，而导线图案40包括多个平行且以既定距离d1分隔的导线219(由第一导线部219a及与其侧向接触的第二导线部219b所构成)。同样地，相邻的导线211具有不同的极性。再者，导线图案30大体对准导线图案10，而导线图案40沿该既定方向相对导线图案30位移该既定距离d2。亦即，导线图案40大体对准导线图案20。在本实施例中，导线211通过导电插塞217电连接至沿该既定方向相对位移该既定距离d2的导线219，使相邻的导线219同样具有不同的极性。
图4A绘示出根据本发明另一实施例的两堆叠的电容结构单元剖面示意图，而图4B绘示出由图4A堆叠的电容结构单元所构成的多重电容结构剖面示意图，其中相同于图3A及3B的部件使用相同的标号，并省略其说明。请参照图4A，不同于图3A的两堆叠的电容结构单元之处在于导线211通过设置于介电层202的至少一导电插塞213’而电连接至导线203的第二导线部203b。同样地，请参照图4B，不同于图3B的多重MIM电容结构之处在于导电插塞213’未对准于导电插塞207及217，使得每一导线205与对应的导线211具有不同的极性而每一导线203与对应的导线219亦具有不同的极性。
图5A绘示出根据本发明另一实施例的两堆叠的电容结构单元剖面示意图，而图5B绘示出由图5A堆叠的电容结构单元所构成的多重电容结构剖面示意图，其中相同于图3A及3B的部件使用相同的标号，并省略其说明。请参照图5A，导线219’嵌入于介电层208中而第一导线部211a’及第二导线部211b’嵌入于介电层206中，使第一导线部211a’及第二导线部211b’位于一低于第二层位的第三层位，而导线219’位于一低于第三层位的第四层位。导线219’大体对准导线205且通过设置于介电层206的至少一导电插塞217’而电连接至第二导线部211b’。第一导线部211a’及第二导线部211b’分别大体对准于导线203的第一导线部203a及第二导线部203b。亦即，第一导线部211a’以该既定距离d1与第二导线部211b’分隔。
第一导线部211a’与导线203的第一导线部203a具有不同的极性且第二导线部211b’与导线203的第二导线部203b具有不同的极性，如标号”+”及”-”所示。导线219’及205具有大体相同的线宽W，而第一及第二导线部211a’及211b’则分别具有线宽W1及W2。再者，导线219’与第一及第二导线部211a’及211b’可由铜金属、铝金属或其合金所构成。
上述堆叠的电容结构单元可沿一水平方向重复排列而构成一多重MIM电容结构，如图5B所示。不同于图4B所示的多重电容结构之处在于导线图案30包括多个平行且以距离d1分隔的导线211’(由第一导线部211a’及与其侧向接触的第二导线部211b’所构成)且大体对准导线图案20，而导线图案40包括多个平行且以距离d1分隔的导线219’且大体对准导线图案10。再者，导线图案20并未电连接至导线图案30。同样地，相邻的导线211’具有不同的极性。相邻的导线219’同样具有不同的极性。另外，每一导线205与对应的导线219’具有相同的极性而每一导线203与对应的导线211’则具有不同的极性。
在上述各个实施例的电容结构中，由于使用相对位移的导线图案以及提供导线之间支撑的导电插塞，故可改善电容元件之间的不匹配。再者，使用导电插塞电连接位于不同层位的导线，可增加电容电极的表面积，以进一步改善电容元件之间的不匹配而提升集成电路的效能。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何本领域内的普通技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视所附的权利要求
书所界定者为准。
权利要求
1.一种用于集成电路的电容结构，包括一介电层，设置于一衬底上；一第一导线，嵌入于该介电层的一第一层位；一第二导线，嵌入于该介电层的一低于该第一层位的第二层位，其在该衬底上的一投影完全被该第一导线所覆盖；以及一第三导线，嵌入于该介电层的该第二层位而以一距离与该第二导线分隔，其在该衬底上的一投影局部被该第一导线所覆盖；其中该第二导线通过至少一第一导电插塞电连接至该第一导线，且该第二导线与该第三导线具有不同的极性，该第一、该第二、及该第三导线分别具有第一、第二、第三线宽，且该第一线宽大体为该第二及该第三线宽的总和。
2.如权利要求
1所述的用于集成电路的电容结构，更包括一第四导线，嵌入于该介电层的该第一层位且以该距离与该第一导线分隔；一第五导线，嵌入于该介电层的该第二层位且侧向接触该第三导线，其在该衬底上的一投影完全被该第四导线所覆盖；以及一第六导线，嵌入于该介电层的该第二层位而以该距离与该第五导线分隔，其在该衬底上的一投影局部被该第四导线所覆盖；其中该第五导线通过至少一第二导电插塞电连接至该第四导线，且该第五导线与该第六导线具有不同的极性，该第四、该第五、及该第六导线分别具有第四、第五、第六线宽，且分别相同于该第一、该第二、及该第三线宽。
3.如权利要求
1所述的用于集成电路的电容结构，更包括一第四导线，嵌入于该介电层的一低于该第二层位的第三层位且大体对准该第一导线，其中该第四导线通过至少一第二导电插塞电连接至该第二导线；一第五导线，嵌入于该介电层的一低于该第三层位的第四层位，其在该衬底上的一投影完全被该第四导线所覆盖；以及一第六导线，嵌入于该介电层的该第四层位而以该距离与该第五导线分隔，其在该衬底上的一投影局部被该第四导线所覆盖；其中该第四导线通过至少一第三导电插塞电连接至该第五导线，且该第五导线与该第六导线具有不同的极性，该第二及该第三导电插塞大体对准该第一导电插塞，该第四、该第五、及该第六导线分别具有第四、第五、第六线宽，且分别相同于该第一、该第二、及该第三线宽。
4.如权利要求
1所述的用于集成电路的电容结构，更包括一第四导线，嵌入于该介电层的一低于该第二层位的第三层位且大体对准该第一导线，其中该第四导线通过至少一第二导电插塞电连接至该第三导线；一第五导线，嵌入于该介电层的一低于该第三层位的第四层位，其在该衬底上的一投影完全被该第四导线所覆盖；以及一第六导线，嵌入于该介电层的该第四层位而以该距离与该第五导线分隔，其在该衬底上的一投影局部被该第四导线所覆盖；其中该第四导线通过至少一第三导电插塞电连接至该第五导线，且该第五导线与该第六导线具有不同的极性，该第四、该第五、及该第六导线分别具有第四、第五、第六线宽，且分别相同于该第一、该第二、及该第三线宽，该第三导电插塞大体对准该第一导电插塞。
5.如权利要求
1所述的用于集成电路的电容结构，更包括一第四导线，嵌入于该介电层的一低于该第二层位的第三层位且大体对准该第二导线；一第五导线，嵌入于该介电层的该第三层位而以该距离与该第四导线分隔且大体对准该第三导线；以及一第六导线，嵌入于该介电层的一低于该第三层位的第四层位且大体对准该第一导线；其中该第六导线通过至少一第二导电插塞电连接至该第五导线，且该第五导线与该第四导线具有不同的极性，该第四、该第五、及该第六导线分别具有第四、第五、第六线宽，且分别相同于该第二、该第三、及该第一线宽，该第二导线与该第五导线具有相同的极性。
6.一种用于集成电路的电容结构，包括一介电层，设置于一衬底上；一第一导线图案，嵌入于该介电层的一第一层位，包括多个平行且以一第一距离分隔的第一导线，且相邻的该等第一导线具有不同的极性；以及一第二导线图案，嵌入于该介电层的一低于该第一层位的第二层位，包括多个平行且以该第一距离分隔的第二导线；其中该第二导线图案沿一方向相对该第一导线图案位移一第二距离，且该第一导线通过至少一第一导电插塞电连接至沿该方向相对位移该第二距离的该第二导线。
7.如权利要求
6所述的用于集成电路的电容结构，更包括一第三导线图案，嵌入于该介电层的一低于该第二层位的第三层位且大体对准该第一导线图案，包括多个平行且以该第一距离分隔的第三导线，其中该第三导线通过大体对准该第一导电插塞的至少一第二导电插塞电连接至该第二导线。
8.如权利要求
6所述的用于集成电路的电容结构，更包括一第三导线图案，嵌入于该介电层的一低于该第二层位的第三层位，包括多个平行且以该第一距离分隔的第三导线，其中该第三导线图案沿该方向相对该第二导线图案位移该第二距离，且该第二导线通过至少一第二导电插塞电连接至沿该方向相对位移该第二距离的该第三导线。
9.如权利要求
6所述的用于集成电路的电容结构，更包括一第三导线图案，嵌入于该介电层的一低于该第二层位的第三层位，包括多个平行且以一第一距离分隔的第三导线，且相邻的该等第一导线具有不同的极性；以及一第四导线图案，嵌入于该介电层的一低于该第三层位的第四层位，包括多个平行且以该第一距离分隔的第四导线；其中该第三导线图案大体对准该第二导线图案，且该第二导线图案沿该方向相对该第三导线图案位移该第二距离，该第三导线通过至少一第二导电插塞电连接至沿该方向相对位移该第二距离的该第四导线，该第二导线及与其大体对准的该第三导线具有不同的极性。
10.如权利要求
6所述的用于集成电路的电容结构，其中该第一导线图案及该第二导线图案具有大体相同的线宽，且该第二距离小于该线宽而大于该第一距离。
专利摘要
本发明揭示一种用于集成电路的电容结构。此电容结构包括一介电层以及第一、第二、及第三导线。介电层设置于一衬底上。第一导线嵌入于介电层的一第一层位。第二及第三导线嵌入于介电层的一低于第一层位的第二层位，且以一距离分隔两导线。第二导线在衬底上的一投影完全被第一导线所覆盖，而第三导线在衬底上的一投影局部被第一导线所覆盖。第二导线通过至少一导电插塞电连接至第一导线，且第二导线与第三导线具有不同的极性，该第一、该第二、及该第三导线分别具有第一、第二、第三线宽，且该第一线宽大体为该第二及该第三线宽的总和。
文档编号H01L23/522GK1996595SQ200610171205
公开日2007年7月11日 申请日期2006年12月21日
发明者陈骏盛, 曾英哲 申请人:威盛电子股份有限公司导出引文BiBTeX, EndNote, RefMan