动态随机存取存贮器单元(dRAM)和生产方法

专利名称:动态随机存取存贮器单元(dRAM)和生产方法
本发明是涉及半导体器件，特别是动态随机存取存贮器。(以下简称dRAM)
大单片dRAM的发展遇了很多问题，这些问题中最重要的一个是为了在芯片上放置更多的单元，不增加软误差率，缩小DRAM单元的尺寸。大的dRAM是硅基，且每个典型单元都包括单个金属氧化物半导体(MOS)场效应管，它的源极联至贮能电容器，它的漏极联至位线，它的栅极和字线相联;当单元的电容器上存满电荷时，为逻辑“1”，而不存任何电荷时，为逻辑“0”。照惯例，单元电容器是借助于反向层形成的。反向层要薄薄的氧化物层复盖的电极分离开，用耗尽层和衬底分离开。然而，为保持稳定的线路工作，电容器需要足够大，以产生足够的信噪比。这就要为电容器花很大的衬底。此外，这样的MOS电容是有缺点的在衬底里被α粒子产生充电(5兆电子伏特，α粒子能产生大于危险电子所产生的200×10-15库伦)，从衬底引入的干扰，pn结的泄漏通过全部电容面积。要求单元管子具有低于最低限度的泄漏。在dRAM单元中典型的存贮电荷是250×10-15库伦(250毫微微库伦)。对于5V电源来说，就要求能存贮50×10-15法拉(1法拉＝96520库伦)的电容器;电容器的面积大约20平方微米，存贮氧化物厚度为150A(A＝10-8厘米)。如果采用通二维技术，这就使单元尺寸较小。
解决这些问题的第一个途径发表在JOLLY等人的文章里，题为重结晶多晶硅的动态RAM单元。(4LEEE ELec DevLett8(1983))。
用这样途径形成单元的所有元件，包括两个存取管和电荷存贮电容器，它们都在硅衬底的沉积在氧化物层的重结晶多晶硅束的层内。位线处于重结晶多晶硅层中，当管子接通时引导电荷流入存贮区，该区由重掺杂物组成。重结晶多晶硅的顶部，底部和三侧面被热生长氧化物包围着。因为上下两个地极用电容器绝缘体氧化物同重结晶多晶硅的贮存区分离开，存贮能力大约是具有相同存贮面积的普通电容器的两倍。此外，下层氧化物把存贮区同注入到衬底里的任何电荷相隔绝，这些电荷或者是由周围的线路产生，或者由α粒子产生，或者由其它生成软误差的辐射产生。此外，位线下边厚的氧化物和全部侧壁氧化物隔离减少了位线电容量。可是，即使超过一般设计，加倍电容量也没有足够地收缩被单元电容器所占有的面积。此外，束重结晶作用干扰下面的结构，并且不是简单的，确定的过程。
缩小dRAM尺寸的第二个途径是借助于极板延伸到衬底里去的电容器。此电容器称为波纹电容器，在H·Sunami等人的文章里描述过它。文章名兆位动态MOS存贮器波纹电容器单元(CCC)。(LEEE LEDM Tech Digest 806(1982))。H·Sunami等人的文章兆位动态MOS存贮器的波纹电容器，(4LEEE ELec Dev Lett 90(1983))。K·Itoh等人的文章带片电压限制器的一种试验一兆位动态RAM。(1984LEEE LSSCC Digest of Tech Papers 282)。波纹电容器扩展到硅衬底中约2.5微米。加工过程如下述利用化学汽相淀积(CVD)二氧化硅遮膜，采用通常反应性的CCL4氧体溅蚀方法制成沟，湿浸清除任何干浸损伤和污染。在沟形成后，在沟道壁上形成二氧化硅/氮化硅/二氧化硅三层存贮层。最后，沟用低压化学汽相淀积(LPCVD)多晶硅填满。波纹电容器的使用肯定能产生大于七倍一般单元的电容量，3微米×7微米的单元有60FF存贮电容量。
缩小电容单元所占面积的第三个途径类似前述，在沟内形成电容器。例如E·Aral的文章亚微型MOS超大规模(VLSI)集成电路的过程工艺。(IEEE IEDM Tech Digest 19(1983))。K·Minegishi等人的文章采用掺杂表面沟电容单元亚微CMOS兆位动态RAM，(IEEE IEDM Tech Digest 319(1983))。T·Morie等人的文章兆位级MO Sd RAM的耗尽沟电容器技术。(4 IEEE Elec Dev Lett 411(1983))。所有文章都是描写除电容之外，用一般方法设计的单元，电容器的板极从平行于衬底变为板极放到衬底沟的壁上。简单地利用深沟，这样的沟电容允许衬底每单位面积有大的电容量。在这些文章里所描述电容器的生产方法如下首先用取向(100)，P型，4-5欧姆一厘米电阻率硅衬底，用电子束直写法形成宽0.4-1.0微米沟模型。用CBrF3约14毫托压力(托＝1毫米水汞柱)用活性离子腐蚀开凿1-3微米深沟;用在硝酸和氢氟酸、醋酸混合物中浸蚀的办法从沟表面清除反应离子刻蚀(RIE)污点。用PH3/SiH4/O2气体系统化学汽相淀积法沉淀出磷硅玻璃，把磷扩散到沟表面层里去，并且用氢氟酸把磷硅玻璃洗掉。在沟壁上的干氧O2内生长了150-500A厚的SiO2或沉积500A厚的CVDSi3N4。最后，用LPCVD多晶硅把沟填满。沟侧壁每单位面积电容量和一般电容器每单位面积电容量不相上下;所以，深沟电容器通过增加每单位衬底面积的存贮电容器面积，能缩小单元衬底面积。然而，在这些沟电容器里的单元管子是在邻近电容器整块衬底上形成的，它像在第一情况一样没有被隔离。
用沟隔离是众所周知的，且已有广泛研究如R·Rung等人的文章深沟隔离CMOS器件。(IEEE IEDM Tech Digest237(1982));K·Cham等人的文章在沟CMOS工艺中沟倒置问题的研究，(4 IEEE Elec Dev Lett 303(1983));A·Hayasaka等人的文章高速双极性超大规模集成电路的U-型沟绝缘技术(IEEE IEDM Tech Digest 5862(1982))。H·Goto等人的文章IOP-11高性能双极性存贮器的隔离技术(工艺)，(IEEE IEDM Tech Digest 58(1982));T·Yamaguehi等人的文章自补赏TiSi2高速解锁0.5-Um沟道CMOS和深沟隔离工艺，(IEEE IEDM Tech Digest 522(1983));S·Kohyama等人的文章CMOS工艺方向，(IEEE IEDM Tech Digest 151(1983));K·Cham等人的文章沟隔离的CMOS工艺的表面倒置问题的表征及模型化，(IEEE IEDM Tech Digest 23(1983))。这些隔离沟的形成相似于前述沟和波纹电容器;例如，制作布线图案(典型地用氧化物遮蔽)，用CBr F3，CCl4，Cl2-H2，CCl4-o2等反应离子刻蚀坑道，侧壁的热氧化作用(加低压化学汽相淀积渗氮)并用多晶硅填满。
然而，来再结晶单元占很大衬底面积且沟电容器单元不能把管子和电容器存贮板极同衬底隔开。所有这些单元不能最小化所占衬底面积。
本发明提供单管动态RAM的单元结构，单元阵列和生产方法，这一方法把单元管子制作在含有单元电容器的衬底沟的侧壁上;这些沟位于阵列的字线和位线交叉的下面，把管子叠加在沟内电容器的上层，可在衬底提供最小的单元面积并解决了动态RAM阵列密集封装问题。此外，管子沟道可以同衬底绝缘，并且板极存贮单元电荷的电容器也可以同衬底绝缘，由此，解决了隔离问题。
图形说明
图1A-B是较佳实施例动态RAM单元和阵列的等效线路图和局部存贮阵列几何图;
图2是首先推荐的实施例动态RAM单元沿图1B的2-2的断面正视图;
图3A-C表示第一个较佳实施例动态RAM单元制造生产方法的步骤顺序;
图4表示第二个较佳实施例动态RAM单元;
图5A-B是第三个较佳实施例动态RAM单元原理图的断面和平面视图;
图6A-G表示第三个较佳实施例动态RAM单元制造方法及生产步骤的顺序;
图7是第四较佳实施例动态RAM单元的原理图的断面视图;
图8是沿图1B的线8-8剖开的第五较佳实施例动态RAM单元的原理图的断面正视图;
图9A-G表示第五较佳实施例动态RAM单元制造方法及工艺步骤的顺序;
图10是第六较佳实施例动态RAM单元的原理的断面正视图;
图11A-G表示第六较佳实施例动态RAM单元制造方法及工艺步骤的顺序;
图12A-E是第七，八较佳实施例动态RAM单元原理图的断面正视图和表示制造方法的工艺步骤。
图1A表示较佳实施例dRAM单元是由一个晶体管和一个电容器组成的单元，它被接到位线20和字线14上，其工作过程如下所述电容器12存储的电荷表示位信息(如电容器上没有存电荷表示逻辑“0”，如果在电容器极板上存贮的电荷对应+5V电位时表示逻辑“1”)，位信息是可以存取的(如读或写一新位线)它是通过把电压在联接栅极16的字线14上以使晶体管18导通，导通的晶体管18又把电容器12联到位线20上以便完成读写操作。由于漏电流和其它因素造成电容器12上电荷的减少，这就要求周期地刷新电容器上的电荷，因此取名为动态RAM(dRAM)。
图1B画出了dRAM阵列的部分平面图，位线20，字线14，这些线的交插部分是较佳实施例单元30，图1B示出了位线20在字线14下面穿过，当然反过来也可以。由于是在这些线下边的基片上生长这些存储单元，它就提供最大存贮器的密度。如果最小器件尺寸用f表示，最小定位尺寸用R表示，那么这个单元面积是〔2(f+R)〕2例如，最小器件尺寸是1.0微米，最小定位误差尺寸是0.25微米，那么这个单元的面积大约6.25平方微米。
图2是个第一较佳实施例dRAM单元的横截面图，其总体用30表示。单元30是在带有P表层34的P+硅基片32内生成的。它包括场氧化层36，P+沟道阻塞38、埋入的n+栅层40，字线氧化层42，P+电容器板层44，电容器绝缘/栅氧化层46，P型多晶硅电容器板/沟道层48，P+或硅化物多晶硅位线20和氧化层50。图2对应于图1B中沿垂直线2-2所作横截面图。在图2中区域40沿着垂直纸面的方向展开就形成了字线14，在基片32/表层34/埋入层40里沟槽交叉横截面中含有图1B中表示的电容器12和晶体管18。
在单元30中电容器12是由层44构成电容器的一个极板，由层48的相对于层44的那部分构成电容器的另一个极板，两个极板中间的那部分层46为其绝缘层。存贮在层48的电荷通过氧化层46而与基片绝缘。如果沟是1微米×1微米的截面积和6微米深，如果栅区40占去1微米，那么电容器极板面积大约21平方微米。
在单元30中晶体管18是P沟道耗尽型场效应晶体管，它的源极就是层48的电容器极板那部分，它的漏道就是层48柱型的(交叉截面)剩余部分。它的漏极就是靠近沟道的位线20的一部分，它的栅就在组成字线14的层40里。由于晶体管工作在耗尽型，栅压通常是很高的，这就形成在栅极区40和电容器极板区44之间的反相偏压。
从下面关于第一较佳实施例具体制造过程的描述中可以清楚了解单元30的尺寸和材料特性，这个过程由图3A-D的一系列横截面图来加以说明。
1.(100)指向的P+硅基片32上有P表层34其电阻率为5-10欧姆/厘米，并以通常方式形成有沟道阻塞38的场氧化层36;即在表层34上生长应力释放氧化层，低压化学汽相淀积氮化物沉积在氧化层上。活性区被制模并通过等离子烧蚀技术把活性区以外的氮化物及氧化物腐蚀掉。用氮化物作屏蔽膜，采用硼注入法形成沟道阻塞38，场氧化物36生长厚度为1.0微米。氮化物被制模以形成字线14/层40，通过应力释放氧化物腐蚀，砷注入形成字线14和层40，它们具有每立方厘米1018的n+的载体密度。层40大约2微米宽0.7微米厚，层40的间距为2.5微米，见图3A。
2.2，000A的氧化物在区域40上生长，这个氧化物层按1微米见方的沟制模并用等离子体腐蚀。用氧化物作屏蔽膜通过带HCL的活性离子腐蚀(RIE)来开凿沟，它的总深度为3.5微米。当沟被开凿后，采用湿酸腐蚀将RIE的损坏物质及杂质从沟槽中清除掉，通过硼的真空相扩散形成P+层44其深度大约1，000A，其载体密度为每立方厘米1017。见图3B。
3.150A的氧化层46最终在沟的四壁，区域40和44生长，以形成晶体管18的栅氧化物和电容器12的绝缘层。1000A的多晶硅48被掺杂P以形成载体密度达每立方厘米1016，并用LPCVD来沉积和制模以确定码线20，见图3C。多晶硅48对着区域40的那部分形成晶体管18的沟道，而多晶硅对着区域44的那部分组成电容器12的极板。
4.像采用边壁工艺一样，沟被氧化物50填满，而多晶硅48的水平部分被硅化或掺杂P+以形成位线20，图2示出了完整的单元30。
单元30有如下的特性晶体管18是一个多晶体管其沟道宽为4.0微米，长0.7微米，厚度1000A，通常可以提供0.5PA的漏电流。电容器12的极板面积大约12平方微米。氧化物绝缘层的厚度为150A，它提供电容量大约22fF。如果单元30存贮的电压降低2伏而需要刷新时，电容22fF和0.5PA表明最大刷新间隔为90毫秒。单元30占据大约6.25平方微米的基片面积，所以如采用这样的单元那在100，000平方密尔的基片上可能包括4兆位存贮器。
图4示出了第二个较佳实施例单元60的横截面图，与单元30不同的是采用氧化层36把晶体管18和电容器12绝缘，应指出在单元30和60中相似的部位用同样的参数来表示。在单元60中字线14和栅区40是通过在氧化层36上沉积多晶硅并对其掺杂制模形成的。在制模以后，字线14/栅区40被硅化。并形成硅化层41。因此降低了字线的电阻。和单元30相同，绝缘氧化层42被喷镀在字线上，并制模而形成一个屏蔽层来开凿沟槽。而对单元60来说，由区域40而产生的台阶必须被斜坡状的氧化层43所复盖以避免在字线离开沟道的部位形成一个杂散器件。氧化层42和43可以采用平面溅射的等离子增强化学气相淀积法一起被沉积上。否则单元60的制造类似于单元30的制造工艺流程，应指出晶体管18的沟道长度在单元30的制造过程中比单元60更容易控制，因为它取决于扩散层的厚度而不是多晶硅层的厚度。
图5A-B是第三个较佳实施例dRAM单元的横截面和平面图，这个单元统称为130。单元130是在P-硅基片132上形成的，包括有掺杂n+的片层134，电容器绝缘氧化层136，n+多晶硅层138，栅氧化层140，n+多晶硅栅层142，渗杂n+的漏区144，P区146，绝缘氧化层148和场氧化物150。电容器在单元130中是由层138作为接地的极板，电介质是氧化层136，另一个极板是n+区134。这样电容器的极板和它的隔离电介质就是在基片132上形成的沟的底和其部分低层侧壁。应看到正电压加在电容器极板134上而134和基片132间是反向加偏压的。单元130的晶体管是这样构成的134区为源极，144区为漏极，多晶硅层142作为栅极，氧化物层140作为栅氧化物，基片132上的152区(图5A中虚线表示)和146区是沟道。这样看来晶体管大体上成柱型有一个底盘并垂直于基片132的平面，参看图5B从栅氧化层140的顶视图可以说明这个柱型的横截面大体为正方形。如图5B所示字线14由142层构成它垂直于由144层构成的位线20，地线由138层构成并平行于位线20。
沟道152的有效长度就是P区146的厚度，因为沟道152在基片132上的那部分比P区146渗杂少得多，它就像在双扩散MOS晶体管中只起到漂移区的作用，此外区域146的渗杂密度可能被调整以便调整晶体管的门限电压。应看到多晶硅层138并没有完全充满沟(它取决于138层的厚度和沟的宽度)，间隙由氧化物154来填充。图5B也说明场效晶体管160可以和单元130同时制造并可能作为一个dRAM的外围线路。
下面叙述了一种可行的制造方法并用图6A-G这一系列横截面图加以说明，这就很容易了解有关单元130的尺寸和材料特性。
1.在电阻率为5-10欧姆/厘米的(100)指向的P-硅基片132上，用通常的方法生成带有沟道阻塞156的场氧化层150基片132用氧化物，氮化物和氧化层复盖，把顶部的氧化层制模，通过暴露的氮化物高能硼注入，底层形成沟道阻塞156;制模的氧化物被用作屏蔽层来腐蚀氮化物，制模的氧化物被剥离，制模的氮化物用作屏蔽层以生长场氧化物150达到5000A的厚度，氮化物被剥离并保护氧化层162生长。见图6A。
2.外部区域(图6的左手边)被屏蔽，分别注入硼和砷形成144区和146区。区域146被渗杂达到每立方厘米1017的载体浓度，并有一微米的厚度，区域144被渗杂达到每立方厘米1019载体浓度并达到2，000A的厚度，位线20在144层形成，见图6B。
3.采用化学气相淀积的氮化物层，通过制模来确定晶体管的沟，这个沟由RIE采用CCL4来开凿其深度达1.2微米，大约为146区的底部。沟是2.5微米，当开凿后用湿酸腐蚀法来清除RIE的损坏部及杂质，生长的热氧化层物形成了氧化层140，RIE氮化物屏蔽层被剥离。晶体管的沟通过LPCVD方法用多晶硅142来填充，多级晶硅渗杂n+的浓度为1019，并通过在材料上旋转来磨平氧化层150和162，这些材料如有机玻璃和等离子腐蚀多晶硅有机玻璃复合材料。见图6C。
4.一个厚度为2000A掺杂的多晶硅层142通过低压化学汽相淀积法沉积，并在其上生长出氧化层，见图6D。
5.在第四步中沉积的多晶硅层被制模，腐蚀以生成字线14，并生长出绝缘氧化层148，见图6E。
6.1.0微米的化学汽相淀积氧化层被沉积，并被制模以确定大约1.5微米的存贮槽，然后用CCL4通过RIE方法分两部来开凿这个沟。第一步被开凿到晶体管沟底140氧化层，再清洗这个沟，并在侧壁上生长绝缘氧化层148。见图6F。
7.第二步再用CCL4通过RIE方法延伸这个沟槽到基片132上，并比晶体管的沟底还要深入4.0微米。再次清洗沟，并用真空相扩散法在沟底和四壁生长n+层134，RIE屏蔽层氧化物被剥离，最后电容器氧化层136生长到厚度达150A，见图6G。
8.用低压化学汽相淀积沉积N+掺杂的多晶硅层138，它充满了存储沟，并被制模以使在位线和漏区144上形成地线(见图5B)及外部场效应晶体管160的栅区164。然后用栅区164作屏蔽层注入晶体管160的n源极和漏极166。最后多晶硅层138被氧化以便填充在存储沟里多晶硅层138的那部分空间，(这就是氧化物层154)及氧化层，然后，用等离子腐蚀以保留氧化层154，在栅区164和138层处生成168区。进一步再就是砷注入以形成晶体管160的n源极和漏极170。见图5A。
应指出单元130有一个电容器其面积为26平方微米(底面积大约2.25平方微米，四个侧壁每个都有大约6平方微米)，可是整个单元占据的基片面积只有16平方微米。
第四较佳实施方案单元131在图7的横截面图里加以说明，131中每个部位的标号和单元130相同。应说明在图7中位线20和地线138是平行于纸面走向的，而字线14是垂直于纸面走向的，这正好如图5A相反，此外单元131仅有一个沟而不是单元130里的层沟，这就导致栅极142成为沟口的颈部，因而也就限制了在颈部以下多晶硅138可能沉积的数量。
图8是第5较佳实施例的dRAM单元的一个横截面图，总体用230表示。下面将说明MOS场效应晶体管270可以和单元230同时制造。单元230是在P-硅基片232上形成的，有P井234包括场氧化物236，P+沟道阻塞238，n+浸没的位线20，位线绝缘层氧化物242，n+多晶硅字线14，晶体管18沟道244，晶体管18栅氧化物246，n+扩散区248形成电容器212的一个极板，P+多晶硅区250形成电容器12另一块极板主要部分，并通过沟底和基底相联，氧化层252和氮化层254合起来组成电容器12极板间的绝缘层，还有绝缘氧化层256。图8的横截面图对应于图1B中水平线8-8截面图。在图1B中相交的正方形沟里包括电容器12和晶体管18。
在单元230中电容器12的一个极板是n+区248，另一个极板是和P井234一起的P+区250，层248和250是被氧化层252和氮化层254组成的绝缘层分隔开，而区域250和井234是反相偏压联接的。P井234掺杂的浓度比P+区250掺杂的浓度低得多，如果绝缘层薄，那么反相偏压接法的电容量比绝缘层两边形成的电容量小。这样存储的电荷被绝缘层有效地把它和基片绝缘。如果沟是1微米乘1微米截面积5微米深，而沟道区244在沟的顶端有1微米深，那么电容器板的面积大约16平方微米。
在单元230内晶体管18完全在一个硅块里，它有一多晶硅栅极沟道区244是P井234的一部分，源区248(它也是电容器12的一个极板)和漏区20(它也是位线20)是在P井234内n+扩散而成，在P井234的沟表面生长出栅氧化物246，栅极也是多晶硅字线14的一部分，绝缘氧化层242和256比较厚，但栅极14还在垂直方向上和源极，漏极有些重叠。(见图8)
下面叙述了第一种实施例制造方法中单元230的生产过程，它是通过一系列图形说明的，见图9A-G，这就很清楚地理解单元230的尺寸和材料特性。
1.在电阻率为5-10欧姆/厘米的(100)指向P-硅基片232上，在单元230占据的有效区内有一个深6微米、载体密度为每立方微米2×1016的P井234，见图9A。
2.采用通常的方法形成场氧化层236和P+沟道阻塞238生长一个应力释放氧化层和在氧化层上采用低压化学气相沉积法沉积氮化物层，有效区被制模，等离子腐蚀清除掉有效区以外氮化物和氧化物，氮化物作屏蔽层硼注入形成一个沟道阻塞238，其深度为4，000A载体密度为每立方厘米1018，生长的场氧化物236达5，000A厚度，氮化物被剥离。见图9B。
3.光刻确定位线20所占据的那部分有效区，砷注入到这个区达2，000A的深度，使其载体的密度达1018/每立方厘米，在光刻胶清洗和保护氧化物生长层之后图9C所示的那样。
4.10，000A厚度的等离子增强化学气相淀积氧化层264被沉积，并对其进行制模以确定1微米见方的沟。被制模的氧化层264作为屏蔽层，采用CCI4作RIE开凿出一个深度为1.0微米的沟。用湿酸腐蚀清洗四壁的RIE损坏部和杂质。在沟四壁和底部热生长出保护氧化层265，低压化学气相淀积过程在沟的侧壁形成氮化物266并用来保护侧壁氧化物和限定在下面过程中的扩散。见图9D。
5.用带有CCl4的RIE方法对槽进一步开凿，而氧化层264又被部分地腐蚀，不过该层初始沉积得足够的厚不会出问题。当沟被开凿到总深度5.0微米后，它被清洗并采用磷真空相扩散以形成n+区248其厚度为2，000A，载体密度为每立方厘米1018。通过这种扩散沟底也被掺杂，因而需要再次采用带CCI4的RIE法开凿0.5微米以清除掺杂的沟底。见图9E。
6.电容器12的绝缘板是由热生长氧化层254而形成，其厚度为75A。也由低压化学汽相淀积的氮化物层252而形成，它的厚度为75A。这个绝缘层也复盖住槽的底，这样在绝缘层上形成一个保护的LPCD氧化层267，采用带CCl4的RIE法从沟底来清除氧化物层和氮化物层。见图9F。
7.保护氧化层267被清除(氮化层252保护了电容器绝缘层避免被破坏而氧化层264将进一步被浸蚀)，用LPCVD多晶硅250填充沟，该多晶硅被n-掺杂到载体密度为每立方厘米1018。用在PMMA上旋转来磨平多晶硅250，等离子腐蚀完全远离表面而深入到沟内近似248区的高度上，这也可能清洗掉部分场氧化层236，不过场氧化物236很厚不会出问题，再生长绝缘氧化层256，见图9G。
8.氧化层254和氮化层252的暴露部分(在绝缘氧化层256上面)被剥离，栅氧化物246被热生长。这种剥离也会清除掉基片232上的薄层氧化物和一些场氧化物236，这样栅氧化物246的热生长也生成晶体管270的栅氧化物272。载体密度为每立方厘米1018的N-掺杂的多晶硅采用LPCVD法被沉积，再制模构成字线14和晶体管的栅极274，轻度的注入砷以产生晶体管270的源极和漏极276。最后LPCVD氧化被沉积。等离子腐蚀保留了氧化物丝线，它是沿着多晶硅14和274的边缘。重度砷注入形成晶体管270接触280区的源极和漏极。见图8。
图10示出了第六实施例dRAM单元的横截面图，总的用330表示。单元330是在P+硅基片332上形成的，它有P表334还包括n+埋入的位线20，和位线绝缘氧化层342，n+多晶字线14，晶体管18沟道344，晶体管18栅氧化层346，n+扩散区348它形成了晶体管18的源区，n+多晶硅区350它形成了电容器12的一个极板，P+基片332形成电容器12的另一个极板和地。氧化物/氮化物/氧化物堆352形成电容器极板间的绝缘层也隔离了氧化物层356。图10中单元330的图对应于图1B中垂直线2-2的截面图，沟的正方形截面中包括有电容器12和晶体管18这在图1B中明显地划出来了。
在单元330中电容器12的一个极板但由n+区348和350构成，另一个极板是基片332加上表层334。然而，表层334掺杂比P+基片332少得多，这样n+/P对应的348区和表层334的电容量以及n+区350/堆352/P表层334构成的电容量都比由n+区350/堆352/P+基片332构成的电容量小得多，因此可以被忽略。此外下面进一步详细说明表层334的板面积比基片
米×1微米的横截面，5微米深而表层334和位线20深度为1微米，那么电容器12的极板面积大约17平方微米。P基片332是在一个阵列中所有单元330的公共地。
在单元330中晶体管18完全在一块硅内部，这个晶体管有一个多晶硅的栅极沟道44是P表层334的一部分，源极348(它也是电容器12极板的一如或部分)和漏极20(它也是位线20)都是在P表层334里n+扩散而成。在P表层334的沟表面上生成栅氧化物346，栅极也是多晶硅字线14的一部分。绝缘氧化层342比较厚，但是栅极14仍然和晶体管18的源极和漏有重叠。
当联系下面描述的第一种施例的制造方法时，就会很清楚地了解单元330的尺寸及材料特性，它是用一系列图(图11A-G)来说明的工艺过程的。
1.(100)指向的P+硅基片332其电阻率为10-2欧姆/厘米，生长的P表层有截体密度为每立方厘米2×1016，其厚度保证所有的热处理过程结束后最终P表层厚度为2.0微米。采用一般的方法来形成场氧化层336和P沟道阻塞338先生长一个应力释放氧化层，LPCVD氮化层被沉积在氧化层上，有效区(位线20加上单元阵列外的外围有效区)被制模，等离子腐蚀将把有效区以外的氮化物和氧化物腐蚀掉，用氮化物作屏蔽层来注入硼以形成沟道阻塞338，其深度达4，000A载体密度为每立方厘米1017，场氧化物336生长到厚度达8，000A。氮化物被剥离，光刻确定位线20占有的有效区部分，砷注入以形成位线其注入深度为2，000A载体密度为每立方厘米1020。在光刻清洗和生长保护氧化层以后的情况见图11A-B。图11A是沿位线20方向的横截面图，图11B是垂直于位线20的横截面图。位线20大约1.5微米宽，图1B中已做了说明。
2.1微米的等离子增强CVD氧化层364被沉积。然后被制模以构成1微米见方的沟。制模的氧化层364被作为屏蔽层，采用带HCl的RIE法来开凿这个沟，达到1.25微米的深度。用湿酸腐蚀法来清洗沟的四壁，除掉RIE的损坏物及杂质。在沟的四壁和底上通过热生长而成保护氧化层365，在一个侧壁操作中LPCVD沉积出氮化物366，它用来保护侧壁氧化物，也为限制以后工艺过程中的扩散。氧化层365大约200A厚，而氮化层366大约1000A厚。参见图11C，和图11D-H一样它们都是沿着位线20方向的横截面。
3.采用带HCl的RIE法沟被进一步开凿，应说明氧化层364也要被腐蚀掉一些，但初始沉积得足够厚，因此不会出问题。当沟被开凿其总深度达5.0微米以后，它被清洗，这时电容器12的绝缘层通过热生长的氧化物形成其厚度为100A，然后再用LPCVD沉积氮化物层其厚度为75A。氮化物又被热氧化以便改善它的绝缘特性，这样就形成了氧化物/氮化物/氧化物叠层352。这时沟又被进行n+掺杂的多晶硅50所填充，见图11D。
4.多晶硅350被磨平，这可以通过在光刻胶上旋转的方式来实现。等离子腐蚀要完全离开表面而到沟下面3，000A的深度，它是在低于绝缘叠层352的上部又在基片332的上面。下面会看到多晶硅350顶部的高度无关紧要，只要它位于叠层352顶部的下面又在基片332的上面就可以了。见图11E。
5.暴露的叠层352那部分被剥离(我们知道氮化物层366比叠层352厚得多，所以叠层352暴露的那部分被剥离不会带走很多氮化层366)，磷真空相扩散用来形成n+区348，其厚度至少要达2，000A，见图11F。在图11F上出现两部分348它实际上是一个环形区部分，呈带状环绕在沟上形成晶体管18的源极，晶体管18的栅氧化物还没有形成。
6.用LPCVD沉积N+多晶硅并被磨平，等离子腐蚀要完全离开表面而深入到沟内恰恰到氧化层365和氮化层366下面一点，应该说明这部分多晶硅叠加到多晶硅350上面并用同一个标号表示。见图11G。可以看出只要多晶硅350和348区重叠的足够多并形成很好的电联接，那么多晶硅350的顶部位置无关紧要，还要指出所有氧化层365和氮化层366都是暴露出来以确保晶体管18的栅极覆盖全部沟道，下面将加以说明。
7.在暴露的多晶硅350和348区生长出热氧化物356，其厚度达1，000A，氮化物366防止氧化物365在低端鸟嘴部分以外生长。氧化物356的生长有助于降低晶体管18栅极到源极的寄生电容，因而它可被忽略。然后腐蚀氮化物366，当然也会腐蚀掉一些氧化物365(它是比较厚的氧化层356的一部分)，这就暴露出沟道区344和348区的一小部分。在沟道区344上生长的栅氧化物346可达厚度为250A(当然这也就增加了氧化物356的厚度)，n+多晶硅14被沉积和制模以形成字线14。图10画出了整个单元的形状。
第七种实施例的d RAM单元统一表示为430，第七实施例制造方法用图12A-D这一系列剖面图加以说明，这和图10，图11A-G相似。这个过程分以下几步来完成。
1.(100)指向的P硅基片432上面生长出1，000A厚度的热氧化层435，1微米的等离子增强CVD氧化物437沉积在上面。氧化层437被制模并确定1微米见方的槽，它作为屏蔽层用带HCl的RIE来开凿这个沟达到5微米的深度。沟的四壁被清洗，在沟的侧壁和底部热生长的电容器氧化物452达到150A的厚度。然后4微米的砷掺杂的n+多晶450被溅射沉积。见图12A。
2.氧化物被湿腐蚀掉，它清除了电容器氧化物452暴露的那部分，同时也带走了在氧化物437上的部分多晶硅450。电阻率为1-2欧姆-厘米硅表层444被沉积达厚度2，000A，再被注入形成420层它将变成n+位线20和晶体管18的漏极，还形成448区它将是晶体管18的源极，见图12B。当然可以预料448区是沉积在多晶硅450上面的会有很多缺陷，但这无关紧要，因表层444中没有掺杂的那部分成为晶体管18的沟道。
3.热处理过程会引起注入的施主扩散，这就使区域448稍微地增厚。栅氧化层446通过热生长达厚度为250A，n+多晶硅14被沉积、制模、腐蚀以形成字线14。图12C是单元整体图。
第八种优选的方案中单元总体用460表示，它是单元430的变型，第八种优选的工艺是第二种的变型，在下面叙述中对应有关的部分采用相同的编号。
1.与前述的第一步及第二步中氧化层的腐蚀完全相同。
2.采用LPCVD法2，000A厚度的多晶硅444层被沉积并注入形成n+420层和448层，图4B示出了这个结构，但要说明的是区域420，444，448不像第二种优选方案中的是表层而是多晶硅层。
3.热处理和固相外延把区域420和444变成基片432上面的表层，同时，区域448和450的一部分也变成了单晶体，在图12D中的波纹线表示这个区域已部分地晶化，要指出的是只有当区域444(晶体管18的沟道)晶化才会严重影响品质。在这个过程中使用高温它将引起注入的施主扩散，也就使区域448变厚，如图12D所示。420层被制模和腐蚀以形成位线20。
4.栅氧化物446热生长达250A的厚度。n+多晶硅14被沉积和制模腐蚀以形成字线14。见图12E，它是单元460的完整结构。
单元430，460和单元330有同样的工作方式晶体管18指向垂直于漏极20，沟道444，源极448和栅极14，电容器12把n+区448-450作为一个极板，而P+基片432作为另一个极板，氧化层452再加上区域448和基片432的反相偏压联结形成电容器的绝缘层。
在制造单元460的第三步中有些变化即在固相外延后层420被制模、腐蚀以确定并注入位线20间的沟道阻塞，见图11B它说明了第七种实施例的制造工艺中位线20间沟道阻塞38是如何形成的。
改型和优点
存在多种优选改型具体方法，这些改型仍处在发明阶段，无论是单个的或组合的改型都不破坏电容器和管子开/关作用信号电荷的存贮。这些改型包括下述内容
沟的横断面可以是任意合适的形状，如圆形、矩形，任意凸面图形，波纹形，甚至可以复式联接和沿垂直方向变化，连续或阶梯形的，或两者兼有的。同样沟的侧壁无需垂直，任何能加工的几何图形在不同程度上都能工作，如凸形，锥形、倾斜的侧壁，事实上，任何简单联通的沟都是优选具体方法异物同形平行六面形，最后，沟的尺寸(深度，横断面积，直径等等)是可以变化的。实际上它们是全衡适合的生产过程，电容量的要求，衬底面积等等因素得出的。当然，电容量的要求和刷新时间，管子漏电流，电源电压，软误差抗扰性，电容漏电流等因素有关。
电容器的绝缘物质可以是任意适合的材料，如氧化物，氮化物，氧化物-氮化物，氧化物-氮化物-氧化物，和这种或那种绝缘物另外大量的组合，氧化物在各种环境能够热生长，LPCVD或等离子沉积等等。氧化物厚度是权衡适合的生产过程，绝缘物的可靠性，介质常数，击穿电压等等因素而定的。它的变化很大。当然，如果单元和阵列制作在半导体而不是硅材料上(如砷化镓，砷化铝镓，锑化汞镉，锗化铟等等)电容的绝缘物质应是合适的材料。类似地，重结晶的非晶形硅能用来代替多晶硅，用电子束能或退火使之进行这样的重结晶作用。
制成的管子可在不同的门限值电压下工作，门限电压是可调节的(如在刚进入氧化物生成和沉积之前，用线扩散或在沟道上注入离子调节)，如同在累积型或倒置型，n-沟道或P-沟道器件中那样。掺杂的程度和掺杂的物质可引起管子的特性变化;能用薄沟道制成多晶硅管子，沟道耗尽漏电流。注意在沟里管子的沟道长度是可以在大范围内变化的，沟道的宽度大约等于沟的周边长。
如果考虑到单元的其它弹性，包括所要求的读写时间，电容量，刷新时间等等，这个管子完全像单元的通路管，管子的栅可以是多晶硅，金属，硅化物等等，所有这些不同的栅极都影响管子的性能，但，是可以接受的。
当然，优选的具体化单元可用于不同的阵列，不仅仅在图1B阵列的交叉点。
较佳实施例RAM单元，及单元阵列和生产方法的优点包括占有小的衬底面积，相应有用的标准生产过程技术。用反向偏压法或氧化物同衬底隔离，存贮电荷的可能性，多晶硅管子沟道用氧化物同衬底隔离或管子沟道制作在大块衬底上的可能性，位线和字线同衬底隔离的可能性。这些优点表现为单元的密集封装，抗噪音干扰和α粒子干扰，低杂散电容等等。
权利要求
1、半导体衬底存贮单元其特征在于包括
(a)在上述衬底沟内制作电容器；
(b)在上述的沟内制作场效应管并和上述电容器相联。
2、权利要求
1的单元内其特征在于
(a)电容器首先被置于上述沟的较下部;
(b)上述管子沟道首先被置于沟的上部，且定向沟道的传导方向实质上是垂直的。
3、权利要求
2的单元内其特征在于
(a)实际上沟有凸形横截面。
4、权利要求
2的单元内其特征在于
(a)实际上沟道是邻近上述沟的侧壁。
5、权利要求
4的单元内其特征在于
(a)上述沟的上部比下部有较大的直径。
6、权利要求
2的单元内其特征在于
(a)在插入到沟里的半导体材料上制造上述沟道。
7、权利要求
2的单元内其特征在于
(a)上述沟道是制作在沟的侧壁部分内。
8、权利要求
7的单元内其特征在于
(a)上述电容器的特点在于包括沟侧壁部分的一个板极和包括插入到沟里材料中的另一个板极，并同上述沟道是联结导通的。
9、在衬底上的存贮单元阵列包括其特征在于
(a)平行第一传导线的大多数在上述衬底上;
(b)平行第二传导线的大多数和上述导线相交叉，但相互隔离;
(c)单元的大多数，上述每个交点的一个单元，上述单元的每一个都包括一个场效应管子和一个电容器，电容器是在交叉下边衬底沟里，管子的漏极同第一导线中的一条联接，管子的栅极同第二导线中的一相条联接，管子的源极同电容器的第一板极相联接。
10、权利要求
9的阵列内其特征在于
(a)电容的第二板极同衬底相联。
11、在半导体衬底沟道存贮单元内加工一个管/一个电容器的一种方法，其特征在于如下步骤
(a)在邻近衬底表面和衬底传导型相反的表面内形成第一区;
(b)在上述衬底内并通过第一区形成沟;
(c)在沟的壁上形成绝缘层;
(d)在上述沟里和绝缘层上形成半导体层，半导体层构成管子的源极，沟道，漏极和电容的一个板极，第一区构成管子的栅极，衬底构成电容器的另一板极。
12、在衬底沟的存贮单元内加工一支管子/一个电容器的一种方法，其特征在于如下步骤
(a)在衬底内形成第一沟;
(b)在第一沟的底部和壁上形成管子栅极绝缘器;
(c)用管子栅极材料填满第一区;
(d)在上述衬底内构成第二沟，第二沟是用第一沟里管子栅极材料形成的，第二沟比第一沟窄，以至当第二沟形成时不是所有的栅极材料被去掉，第二沟从第一沟底部延伸到衬底里去;
(e)在第二沟的壁内构成电容器板极/管子源极区;
(f)在第二沟壁上构成电容器绝缘体;
(g)在电容器的绝缘体上构成第二电容器板极材料。
13、在半导体衬底沟道存贮单元内加工一支管子/一个电容器的一种方法，其特征在于如下步骤
(a)在衬底内形成沟;
(b)在沟壁上形成绝缘层;
(c)用半导体材料填满沟的底部;
(d)在没有填满沟的上部和沟的侧壁里构成场效应管，管子的源极用局部充填邻近上述材料的上部来构成，上述材料和源极共同包含上述电容器的一个板极。
专利摘要
这里揭示的是动态随机存取贮器(dRAM)单元和单元阵列，连同它们的生产方法，单元包括一个场效应管，一个在衬底的沟内形成的贮能电容器和在衬底上用外延生长法形成的场效应管子沟道。场效应管的源极和漏极同衬底绝缘。管子应该靠近沟或在沟侧壁的上半部分。信号电荷贮存在与衬底绝缘的电容器的板极上。
文档编号H01L21/8242GK85103376SQ85103376
公开日1986年11月19日 申请日期1985年5月13日
发明者查特基, 马利, 理查森 申请人:得克萨斯仪器公司导出引文BiBTeX, EndNote, RefMan