专利名称：肖特基结半导体器件的制作方法
此项发明涉及一种带有铝制肖特基结的半导体器件，适合用在半导体集成电路器件中。
在常规肖特基结半导体器件(如肖特基势垒二极管)的制备过程中，与半导体构成肖特基势垒的铝膜一向是用溅射或蒸发的方法形成的。
但这种常规方法一直存在着下述缺点第一铝膜形成之后，为形成欧姆接触而进行的400-500℃的热处理过程中，构成肖特基势垒二极管的铝和硅会由于相互扩散而发生反应;第二这种二极管的击穿电压比PN结二极管的低。
下面将对常规肖特基结半导体器件作进一步说明。
所谓PNM型半导体器件，即横向PNP半导体器件的改进型，设计得使电流集中在与横向PNP器件集电极对应部分上形成的肖特基结中，从而实现了与普通PNM器件等效的功能。
图1和2是表明PNM器件工作状态的能带图，其中给有发射极201，210;基极202，211;集电极203，212;和集电极与基极之间的耗尽层204，213。在两种器件中起主要载流子作用的正空穴的运动是相同的。图5表示常规PNM半导体器件，其中给有p型半导体衬底101;构成集电极的n埋层102;构成实际器件的n外延层103;隔离区104;扩散形成的发射极区105;发射极和基极电极107;用铝制成的与外延层103构成肖特基结的肖特基电极108;由二氧化硅制成的用于使发射极、基极电极107及金属层108与半导体表面绝缘的绝缘层106;以及用于实现与基极电极107的电气联接的扩散层109。
图6还表示了一种将肖特基结用在漏部分的常规结构，其中给有n型半导体衬底111;构成源区的扩散层112;用LOCOS(硅局部氧化法)制成的隔离氧化层113;用磷玻璃制成的绝缘层114;用铝制成的肖特基电极115;栅氧化膜116;栅电极117;以及源电极118。
图5所示的常规PNM半导体器件一直存在的一个缺点是由于肖特基结的平面结构，电流收集效率极低。如图7所示，在肖特基结(集电极)处生成的耗尽层119集中在器件的表面，因而无法高效率地收集从发射扩散而来的载流子，使得载流子泄漏到器件的隔离区，导致电流增益下降。还有必要实现对硅衬底的控制，求达到满意的界面特性。
如图7的放大8所示，耗尽层119生长出沿器件表面扩展的突出部分119a，从而形成产生/复合(G-R)区，并阻碍了器件性能的改进。为了避免这种缺点，如图9所示还可以设法在与所述突出部分119a对应的位置设置高掺杂层120，但由于耗尽层的面积毕竟是有限的，不能指望特性会有显著的改进。
考虑到上述缺点，本发明的第一个目的是提供一种能够用于高速整流的半导体器件及其制造方法。
本发明的第二个目的是以较低成本提供一种具有满意的性能和足够高的击穿电压的高度可靠的半导体器件。
本发明的第三个目的是提供一种带有金属电极的半导体器件，构成的肖特基结是通过采用氢化烷基铝和氢的CVD方法制成的。
此发明的第四个目的是提供一种带有由单晶金属和半导体区构成的肖特基结的半导体器件。
此发明的第五个目的是提供一种半导体器件，其中的肖特基结是通过在半导体区的凹槽内埋置金属而形成的。
图1和2为表示PNM器件工作状态的能带图;
图3和4为表示PNP器件工作状态的能带图;
图5为常规PNP半导体器件的部分纵剖视图;
图6为肖特基结用在漏部分常规结构的纵剖视图;
图7为说明图5所示常规半导体器件功能的剖视图;
图8和图9为表示在常规半导体器件中形成的耗尽层的示意图;
图10为实现本发明的肖特基势垒二极管的示意性剖面图;
图11A至11D为表示实现本发明的肖特基势垒二极管制造方法的示意性剖面图;
图12为作为本发明第二实施例的半导体器件的部分纵剖面图;
图13为说明图12所示半导体器件功能的剖面图;
图14A至14D为表示图12所示半导体器件制造方法的示意图;
图15为作为本发明另一实施例的半导体器件的部分纵剖面图;
根据本发明的一个最佳实施例，提供了一种带有由金属电极和半导体区构成的肖特基结的半导体器件，其中所述金属电极由一种主要含铝的单晶构成。
上述目的还可以通过一种半导体器件制造方法来达到，其中肖特基电极趋是用氢化烷基铝和氢的化学汽相沉积(CVD)法形成的。
本发明通过采用氢化烷基铝和氢的CVD方法即所谓铝CVD方法将单晶铝有选择地埋置在孔中，控制了铝与硅之间的反应，从而以受到良好控制的均匀方法实现了肖特基势垒二极管的制备。
第一实施例图10表示带有实现本发明的肖特基结的半导体器件，其上设有n型半导体的第一半导体区;
电阻高于所述第一半导体区的n型半导体的第二半导体区;
邻近所述第二半导体区并开有一孔的绝缘膜;
设在所述孔区内的电极区;以及设在所述绝缘膜和所述电极区接合处的p型半导体的第三半导体区;
其中所述电极区是由与所述第二半导体区形成肖特基结的单晶铝构成。
图10表示作为肖特基结半导体器件实例的肖特基势垒二极管。
在p型半导体衬底301上设有埋层302，n型层303在其上外延生长。在衬底主表面上设有n层304用于与埋层302接触，且所述n层与上面的阴极之间是欧姆接触。
在所述n层303上设有氧化硅层305、307，其上设有一孔以使n层303局部暴露，孔内设有单晶铝使得与所述n层303构成肖特基结。p层306，设在下面并跨越由所述单晶铝构成的阳极与氧化硅绝缘层305之间的边界。
由于同与p层306形成结的n层303接触的阳极是由单晶铝构成的，界面特性得以改进，形成了满意的肖特基结。
现参照图11A至11D解释本发明采用铝膜的肖特基势垒二极管的制造方法。首先，在半导体衬底301上形成高杂质浓度的n层302，作为用于降低串联电阻的埋层(图11A)。而后，外延生长出n半导体层303。杂质浓度应能使其与铝形成肖特基结，并且最好为5×10/cm或更低。随后形成高杂质浓度的n层304，用于降低串联电阻，并在器件形成区内形成300-500A的热氧化薄膜305。而后用离子注入法在其上形成p层306以确保肖特基势垒二极管的反向电阻，并用CVD方法形成厚度3000-8000A的层间绝缘膜307。
然后通过用普通的光刻方法在所需位置打通层间绝缘膜307和热氧化膜305来形成接触孔，并且用以形成引线电极的铝是用后面将予说明的CVD方法在所述接触孔内生长出来的。铝膜形成是在抽真空至压力5×10乇或更低的反应室内充入以氢气为载带气体的氢化二甲基铝(DMAH)来进行的，总压力为0.5-706乇，最好为0.1至0.8乇，DMAH分压为总压力的1×10至1.3×10倍，衬底温度为270-350℃。所形成的铝膜308作为单晶有选择地在接触孔中生长，并能以平坦的上表面充填接触孔(图11C)。在接触孔填上铝之后，不破坏真空状态，衬底温度为100-500℃，用溅射法形成厚度4000-12000A的铝膜，并随后用光刻方法进行布线以形成引线电极309。
在肖特基势垒二极管的铝电极上采用上述CVD方法得到的单晶铝抑制了铝与衬底硅之间的反应，从而具有以下优点1)得到良好控制的肖特基特性;
2)降低了器件之间的特性偏差;以及3)从而能够以很高的产量获得具有高度可靠性并能高速运行的半导体器件。
第二实施例本发明的第二实施例提供一种肖特基结半导体器件，能够形成所需形状的耗尽层而不会减少其面积，从而使性能得到显著地改进。
更具体地，第二实施例的半导体器件具有这样的结构其中衬底在将要形成肖特基结的位置处设有凹槽，并且金属层的一部分置于所述凹槽中。
根据所述第二实施例，肖特基电极在外延层内深入到预定深度，使得耗尽层到达所述外延层的深部。因此从发射极扩散来的载流子能够被有效地俘获，从而能够获得增益改进。
现参照图12更详细地解释第二实施例，其中给出了半导体衬底1;埋层2;器件隔离层3;发射极的扩散部分4;用同基极电极7欧姆接触的扩散层5;基极和发射电极7;构成集电极的肖特基电极8;用于将半导体衬底与电极7、8绝缘的比如由二氧化硅构成的绝缘层6;以及外延层9。
电极7与半导体衬底1的表面接触，而电极8深入到在半导体衬底表面上形成的凹槽10中，并在端面与外延层9之间形成肖特基结。
现参照图13解释上述半导体器件的功能。在所述器件中，由于肖特基电极8在外延层9内深入到一预定深度，与图7所示常规器件作比较可明显看出，耗尽层20到达外延层9的深部，从而使从发射极扩散来的载流子可有效地被集电极俘获，能够获得增益改进。
图14A至14D表示图12所示半导体器件制造方法的一个实施例。在图14A中绘出了半导体衬底501;构成基极一部分的埋层502;构成器件形成层的外延层504;器件隔离层503;表面保护膜505;形成与基极接触的扩散层506;以及起发射极作用的扩散区507。构成基极和发射极的扩散层506、507按照普通方法形成。而后用光刻方法和蚀刻方法在表面保护膜505中形成接触孔508(图14)，再用光刻方法和蚀刻方法形成凹槽509。所述凹槽509深入表面保护层505并到达从外延层504表面算起的深度d。最后在接触孔508及凹槽509内形成基极、发射极电极511和集电极电极512(图14D)。
用以构成肖特基势垒的集电极电极512可用上述铝CVD方法形成。更具体地说，将要进行铝膜形成的衬底放在装料室内，其中的空气被氢气取代。邻近的反应室抽真空至压力大约1×10乇。通过第一送气管向所述反应室充入以氢为载带气体的氢化二甲基铝(Al(CH)HDMAH)，并通过第二送气管充入作为反应气体的氢气。DMAH和氢气在反应室内反应，并且经过反应的气体在装料室内与衬底接触。通常用灯将所述衬底加热到大约270℃，并且在这种状态下将铝沉积到衬底表面上。铝CVD方法能够在衬底表面的沟槽内进行有选择的铝沉积，制成满意的铝沉积层。
第三实施例图15表示将本发明应用于场效应晶体管的实施例，其中绘有在半导体衬底上形成的外延层11;构成源的扩散层12;用LOCOS形成的器件隔离区13;用磷玻璃制成的绝缘层14;漏电极15;栅绝缘膜16;栅电极17;以及构成源的肖特基的电极18。漏电极15由构成肖特基势垒的铝之类的金属制成，并部分深入设在外延层11上的凹槽19内。如图13所示，在本发明的半导体器件中，肖特基结S设在外延层11深部，以致从源扩散而来的载流子能够被漏极有效地收集，从而能够得到增益的改进。肖特基势垒也可以用除铝以外的其它金属制成，比如铂、钨、钼、镍、钛、锰或钽。
在图16所示结构中，设有外延层21、绝缘层22和深入凹槽26中的肖特基电极23，还可以在所述电极23周围形成一高杂质浓度层25。在这种情况下，还设有耗尽层24，到达外延层21深部，从而可以减少表面G-R区而不会显著减小载流子收集区。
第二和第三实施例的半导体器件能显著地提高从发射极扩散来的载流子被集电极俘获的概率，从而使电流增益得到改进，因为肖特基电极在外延层中深入到预定深度，并且在其周围形成的耗尽层到达所述外延层的深部。
用于形成肖特基电极的铝CVD方法可提供尤其令人满意的界面特性，从而能够获得满意的肖特基结，并且便于对器件制备进行控制。
制备方法说明以下将概述适用于此项发明的肖特基电极的制造方法。
成膜方法以下将解释适用于本发明的仅含或主要含铝的金属膜的形成方法，所述方法称为铝CVD方法。
这种方法适用于金属材料来充填径深比为1或更大的微小深孔，如接触孔或通孔，其特点是有极好的选择性。
用这种方法形成的金属膜的特点是有极好的结晶度，如单晶铝，几乎完全没有碳夹杂。
所述金属膜具有极好的表面特性，电阻率低达0.7至3.4微欧·厘米，反射率高达85至95%，并且在1至100厘米范围内小丘密度等于1微米或更大。
用0.15微米半导体结的破坏概率来表示的与硅的界面上的合金柱生成概率几乎等于零。
更具体地说，所述方法包括用氢化烷基铝气体和氢气在电子施主衬底上通过表面反应形成沉积层。采用氢化单甲基铝(MMAH)或氢化二甲基铝(DMAH)作为原料气，氢气作为反应气，并对设有这些晶体管的衬底表面进行加热，可以沉积出质量极为令人满意的铝膜。
在进行铝的选择性沉积时，衬底表面最好用直接或间接加热方法加热到至少等于氢化烷基铝分解温度而又低于450℃的温度范围，在260-440℃范围内更好。
可以用直接或间接加热方法将衬底加热到上述温度范围，但如果衬底靠直接加热保持在上述温度范围，但如果衬底靠直接加热保持在上述温度范围之内，就能以极高的沉积速度获得质量满意的铝膜。例如，当衬底表面温度靠直接加热保持在更好的260-440℃范围之内时，就能以3000-5000A/分钟的沉积速度获得满意的膜层，这高于电阻加热所能达到的沉积速度。在这种直接加热过程中是由来自加热装置的直接能量传输来加热衬底的，比如可以用氦灯或氙灯之类的灯加热来实现。间接加热可以用电阻加热来实现，可以用设在成膜室内用以支撑需进行成膜加工的衬底的衬底支撑件上设置的发热件来实现。
当把这种方法应用于既有电子施主表面区又有电子非施主表面区的衬底时，可以以令人满意的选择性仅在电子施主表面区形成单晶铝。
电子施主材料就是一种带有或倾向于产生自由电子的材料，具有这样一种表面能够通过电子迁移来加速与沉积在所述表面上的原料气分子的化学反应。金属和半导体通常属于这一类。带有表面氧化薄膜的金属和半导体也被列入本发明的电子施主材料，因为衬底和沉积于其上的原料气分子之间的化学反应可由电子迁移来引发。
电子施主材料的实例包括通过将其镓、铟、铝等Ⅲ族元素与磷、砷、氮等V族元素化合得到的二、三或多元素的Ⅲ-Ⅴ族化合物;单晶或多晶硅之类的半导体;以及金属、合金和硅化物，如钨、钼、钽、铜、钛、铝、钛铝、氮化钛、铝-硅-铜、铝-钯、硅化钨、硅化钛、硅化铝、硅化钼和硅化钽等。
另一方面，构成和引致铝或铝-硅选择性沉积的表面的电子非施主材料包括通过热氧化或CVD形成的氧化硅;BSG、PSG和BPSG之类的玻璃;氧化膜;高温氮化膜;以及通过等离子CVD、低压CVD或ECR、CVD形成的氮化硅膜。
所述的Al-CVD方法也可沉积主要含铝的下述的金属膜，其膜质量是令人满意的。
例如，为了形成电极而进行的导电材料的选择性沉积(比如Al-Si，Al-Ti，Al-Cu，Al-Si-Ti或Al-Si-Cu)可采用一种除了氢化烷基铝和氢之外还含有如下气体的适当组合的混合气体气氛SiH4、Si2H6、Si3H8、Si(CH3)4、SiCl4、SiH2Cl2、SiHCl3等含硅气体;
TiCl4、TiBr4、Ti(CH3)4等含钛气体;以及二乙酰丙酮铜(Cu(C5H7O2))、Copper bispyvaloylm ethanite、(Cu(C11H19O2)2)，二六氟乙酰丙酮铜(Cu(C5HF6O)2)2等含铜气体。
由于所述铝CVD方法能够以极好的选择性成膜，并且得到的膜有满意的表面特性，就有可能在随后的膜沉积过程中采用非选择性的成膜方法，在选择性沉积的铝膜和二氧化硅绝缘膜上都可得到仅含或主要含铝的金属膜，从而得到在半导体器件通常用作连线的金属膜。
这种金属膜可以通过将非选择性沉积的铝、铝-硅、铝-钛、铝-铜、铝-硅-钛或铝-硅-铜和选择性沉积的铝、铝-硅、铝-钛、铝-铜、铝-硅-钛、铝-硅-铜结合起来而得到。
所述非选择性膜沉积可以用不同于上述铝-CVD方法的CVD方法或溅射法来实现。
通过用CVD或溅射法形成导电膜、对所述膜进行布线得到所需连线图形子层、并在所述子层上用铝CVD方法有选择地沉积铝或主要含铝的金属，就可以形成连线。
而且可以用铝CVD方法将金属沉积在绝缘膜上。为此，绝缘膜要经过表面修饰以形成基本上是电子施主的表面区。在这个过程中所需连线图形可用射线描绘，使膜有选择地只沉积在由所述射线描绘得到的电子施主区上，这种连线可用自校准方式得到而无需布线过程。
权利要求
1.一种肖特基结半导体器件，包括由n型半导体构成的第一半导体区；由电阻高于所述第一半导体区的n型半导体构成的第二半导体区；设在所述第二半导体区附近并且上面带孔的绝缘膜；设在所述孔内的电极区；以及设在所述绝缘膜与所述电极区之间接合处的由p型半导体构成的第三半导体区；其中所述电极区由单晶金属构成的，并与所述第二半导体区构成肖特基结。
2.根据权利要求1所述的半导体器件，其中所述电极区是由单晶铝构成的。
3.一种带有半导体衬底和设在所述衬底主表面上的电极的半导体器件，所述主表面和所述电极构成肖特基结。其中所述电极形成在所述主表面上的凹槽内。
4.根据权利要求3所述半导体器件，其中所述肖特基结形成在所述凹槽的五个面上。
5.根据权利要求3所述半导体器件，其中所述电极是由单晶铝构成的。
全文摘要
一种肖特基结半导体器件，包括由n型半导体构成的第一半导体区；由电阻高于所述第一半导体区的n型半导体构成的第二半导体区；设在所述第二半导体区附近并且上面带孔的绝缘膜；设在所述孔内的电极区；以及设在所述绝缘膜与所述电极区之间接合处的由p型半导体构成的第三半导体区。
文档编号H01L29/47GK1058117SQ9110430
公开日1992年1月22日 申请日期1991年6月29日 优先权日1990年6月29日
发明者中村佳夫, 菊池伸, 西村茂 申请人:佳能株式会社