专利名称：专用集成电路样机的制作方法
技术领域：
本发明涉及到一种执行集成电路或ASIC仿真的电子硬件ASIC样机，从而可在稍后的硬件环境中对将被产生的组分进行测试。
CMOS技术允许电子设计工程人员在集成电路上以数字技术完成一个整套系统，复杂电路的研制得到了大量的自动方法的支持，若能遵守必要的法则，可以非常可靠地使用这些方法在研制阶段的初期，建立将被提供的组分的规格。其中，利用逻辑特性和必须的机械、物理和电子边界条件描述和设计了恰当的功能。假如不想对集成电路进行系统的独立研制，那么，就可以把恰好相应于工作环境中所希望规格的ASIC作为目标。对于大量应用而言，掩模可编程ASIC技术是目前为满足大多数规格所使用的最经济的解决办法。采用具有门阵列形式的ASIC、门的标准电子组件(sea)ASIC或单元阵列。这三种形式的不同之处在于其内部逻辑块的几何配置，所述内部逻辑块可以随意连接。ASIC的研制或设计是通过在大规模制造以前的仔细模拟加以实现的。模拟意味着执行一种算法，该算法作为一种模型描述了所需电路的特性。这就提供了一种可能，使得在没有建立硬件等效物的情况下，对一个设计进行分析和校正。当用户和ASIC生产厂家之间的接口使用一种基本表格时，借助于该表格，通过所选择生产厂家库组件的连接表唯一的规定该电路的功能。不同的库组件叙述了简单或复杂基础电路和逻辑损伤。连接表可以如下两种方式产生输入一个电路图表，或输入一个特性描述，例如输入一个真值表，该表基本上综合了该电路的特征。借此，可以予先获得整个电路的软件模型，但是应考虑到，该模型总是受到某些缺限的影响。通过使用一个逻辑模拟器施加一个激励图形，对这种模型的反应进行测试。激励图形在这里意味着模型的输入受到输入数据的作用。模拟器计算输出数据。将该过程与计划值相比较。仅仅在激励相应于实际状态，并且所检查的反应具有所希望的结果时，它才会导致可靠的成功。在这种方法中，不能全部排除模拟电路故障特性的风险。另外，模拟序列通常很慢，并且需要很长的计算时间和容量，因此，这种方法也需要花费很大的成本。这种模拟没有考虑到电路使用的实际环境，即没有考虑到其中将要使用该电路的硬件环境。
在软件模形中也可以分别对目标电路或ASIC环境进行模拟，并把它包括在模拟之中。但是由于该环境必须对与该仿真器相关的模形开放，所以它只可能有一个有限的程度。由于在大多数情况下，该整个系统是不封闭的，所在，与整个系统相关的模型是不可能的。为此，对于该整个模型，必须规定多个接口，以实现对整个系统的限制。接口可能会再一次导致规格故障，该问题是一个小问题，但它被转移到其它方面。由有限的完整系统所实现的模拟扩展导致计算时间的再次增加，而且故障也不能可靠排除。
与包括环境相关的另一种可能性是使用“硬件造型者”。由此，利用接口电路将硬件环境或它的多个部份连接到软件模拟器上。它们被模拟器如同软件宏指令一样调用。由于必须通过对所有发生状态的临时存贮使特别快的硬件与特别慢的软件相适配，所以，必需单独建立与每个硬件单元相关的必要的接口电路。这种办法从理论上解决了在ASIC软件模型和硬件环境之间的接口规格问题。然而，实际上它并不能实现，这是由于存在着大量的适配任务，该任务可能引起故障，并且也十分昂贵。因此，在实际应用中，只有诸如处理器、控制器等标准元件才被包括在“硬件造型者”上的模拟之中，因为这些标准元件的软件模型太复杂了。
对一个电路的特性在其所处的环境中进行测试的最有效方法不是用软件模型来模拟，而是硬件模拟，即使用硬件模型来取代ASIC的单个子元件。这被称之为仿真。在现有技术中又公知了“RPM(快速样机)仿真系统”，它的工作模式披露于EP-OS0372833。该系统依赖于诸如由XILINX公司所提供作为硬件基础的逻辑单元阵列。它们是由可配置逻辑块、可配置I/O单元和可配置连接导线组成的组分。其可配置性是通过作为存贮器的存贮单元实现的，这些存贮单元是LCA的一部份。为了仿真，由目标ASIC软件所模拟的单纯表格被相应地变换传递给LCA的装置，并在其中被表示成硬件装置。仿真器(LCA装置)的输入和输出现在相应于仿真后的ASIC的多个端，并通过适配器直接地包括在该ASIC的外围电路中，因此，该仿真电路的功能就可以直接在所希望的环境中进行测试。
对于这种借助LAC或其它的FPGA(段可程编门阵列)的ASIC仿真方法而言，仅能够函数性地、即在逻辑顺序方面，而不是在它的时间特性上进行ASIC元件的造型也是一个缺点。在现有仿真系统中，信号的传播时间以及它们的相互关系没有被考虑，且不能被检查。在最坏情况下，在现有技术的仿真系统中，为了建立仿真电路的函数性，必须执行LCA布线方面的手动操作。因此，由于没有考虑时间特性，使用现有系统，只可能在有限的范围以内对ASIC进行完整的检查和测试。不能排除高成本重新设计的风险。使用LCA的现有技术仿真器的另一种主要缺点来自这样一种事实，即仅仅可以通过在LCA管脚处预先显性布线来获得电路的有代表性的节点的内部状态。换句话说，不能够观察和修改电路节点处的状态。在必须的程序调整期间，由于为了检查一个没有被向外布线的节点，就要重新表示整个ASIC单纯表，从而要克服许多困难和冒很大风险，因此，这种情况是一个极大的缺点。
因此，本发明的目的就是要提供一种用于对电子硬件系统进行仿真的系统，该系统在考虑待被设计电路时间特性的情况下，允许完整的仿真。
这一目的是由权利要求1的特征实现的。通过把一个可任意编程的延迟元件加到逻辑单元上，使得在仿真过程中能够考虑待被设计的电路时间特性。借此，可能利用仿真对一个ASIC进行全部测试。
本发明其他的优选实施例由从属权利要求限定。为了针对它的时间特性单独地调节每一条线，对于一个逻辑单元或一个FPE(段可程编仿真)单元的每一个输入和输出信号装置，都提供有一个可程编延迟元件。待被仿真组件的输入信号可以在多线中的一个上面、由N线组成的逻辑单元的布线总线处获得。在通过RAM控制电路连接到校正总线的每个输入的输入多路转换器上，输入信号被耦合给逻辑单元，在该逻辑单元内产生逻辑操作。利用延迟元件的细微渐变，输入信号能够可变地被延迟。根据来自相应RAM存贮器的控制信号，在每个输入信号线端点处所提供的多路转换器将该输入信号或固定的逻辑状态连接到可选择的逻辑功能装置。该输入端具有向外的引线，因此能对它的逻辑状态提出询问。N输入被馈送给可自由配置的逻辑功能装置。逻辑功能装置与RAM相连接，从而可以借此对诸如“与”、“与非”、“或”、“或非”、“异或”、“异或非”等各种基本逻辑功能进行调节。在这种方式下，在ASIC仿真期间，可以用相对简单的方式来表示基本表元件。逻辑功能装置的输出与多路转换器相连接，该多路转换器的控制线与RAM相连接。借此，在该逻辑装置旁路情况下，可以把逻辑功能装置的输出信号或者一个输入信号连接到输出端。这种配置提供了如下的可能性，即受控的FPE单元不作为具有适当延迟的逻辑元件进行工作，而是在没有开关转换或其它延迟的情况下，采用FPE单元作为附加的布线可能性。与前述逻辑功能装置的输入一样，输出多路转换器的输出端可以通过一个读出电路从外部来询问。因此，借助于简单的询问，就能够随时确定所示电路任一所被要求节点或布线元件的状态。另外，逻辑单元的输出线被提供有细渐变延迟元件，这样，就可以表示出该逻辑元件和布线部份的时间特性。整个FPE单元的输出通过n级多路分配器被提供给布线总线，随后提供另一个FPE单元的输入端。布线总线的宽度取决于整个FPE配置，即一个FPE模块的集成电路元件布局。
假如可以获得足够大数量的PFE单元和足够宽的布线总线，每个由可自由程编逻辑功能表示的电路也能够利用全部延迟时间来表示，并且随后被仿真。同时，该电路的所有节点都能被询问其工作中的逻辑状态。另外，根据本发明的配置允许所使用的逻辑元件的每个输入端被置于规定状态。
对利用这种配置进行仿真的电路而言，为了获得尽可能高的频率，尽可能多的FPE单元被相互结合于一个最小的空间之上，这可以在某种程度上利用当前的集成技术加以实现。由于增加集成密度，使载体上的功能FPE单元的数量减少，所以被迫将所有的FPE单元分介成多个模块。一系列的模块被结合起来，并形成所谓的ASIC逻辑单元，在该ASIC逻辑单元中，通过直接布线或经由可自由编程的耦合段，一系列的FPE模块彼此相互组合。根据本发明，可自由编程的耦合段的信号线也被提供有可调节的延迟元件。这样，在一个连接的传送时间可能造型的情况下，任一所希望FPE模块的布线都是可能的。这比起通过FPE单元内部布线的延迟调节对例如总线连接等的传播时间进行模拟要容易。与内部FPE单元的内部延迟元件一样，对耦合段的延迟元件的编程也是在RAM上完成的。耦合段信号线的交会也可以在RAM上进行程编即一个连接可以是连接的或者是断开的。
下面，将结合附图中所表示的实施例对本发明进行详细地叙述，其中
图1是电路原理图，图2是电路仿真顺序，图3示出了硬件仿真，图4是根据本发明的FPE单元方框图，图5是根据本发明的一个FPE模块结构，图6是ASIC逻辑单元的系统结构，图7是根据本发明的耦合段方框图。
参看图1，它的上半部示出了一个任意电路。该电路的例子被用于ASIC中。作为ASIC，门阵列2、门的标准电子组件3或单元阵列被考虑在内，所有的这一切都是数字掩模可程编的ASIC。
图2示出了用于对目标电路进行软件模拟的电路的通常顺序。在开始设计时，首先建立一个电路图表，后者是通过该电路图表的入口10输入给计算机。在这里，借助于由ASIC生产厂家所提供的库元件12将该电路图表转换成一个基本表，库元件12描述了基本的逻辑或类似功能。模型被指定给库元件以作为软件的一部份，该模型尽可能精确地描述随后的特性。随后对所要求的电路进行模拟。通过将特性11的描述输入给计算机系统，上述模拟也将以第二种方式获得。基本表14与逻辑合成13一起被建立。从基本表开始，建立起模拟模型15。借助于激励图型16，软件模型的输入和数据相互耦合。然后，模拟将导致模拟结果17，该结果能够和所希望的数据进行比较。
图3示出了一个ASIC仿真器的示意图。借助于数据传输20，该ASIC的基本表，所需要的库以及所希望的端子结构被输入给处理装置21。数据处理装置21执行人-机接口的行政管理，并根据相应的指令，为仿真器22建立放置和布线数据，并实际上将该放置和布线数据传输给仿真器20，这样，在其中存在有所希望电路的硬件表示。因此，仿真器20的作用类似于目标ASIC，借此，就可以执行对功能性等的测试。仿真器被提供有端子适配器，它可以被放置在试图插入ASIC的硬件环境中。
图4示出了FPE一段可程编仿真的逻辑单元30，即一个FPE单元的方框图，FPE单元30包括用于布线总线31的多个端，该布线总线31由n条线组成，n的数量取决于实际应用，一般是大于或等于1。经由多路转换器33，输入信号被连接到相应的输入装置28上，共有n个输入装置。输入装置28包括前述的多路转换器33，延迟装置34和另一个多路转换器35，输入装置28的各元件是由RAM32控制的。n控制线36连接到多路转换器33，m控制线37控制延迟装置34的时间分辨率，选择线39通过第二多路转换器35连接到RAM32的一位上。另外，延迟装置34的输出和RAM32的信号线38形成了多路转换器35的输入端。借此，根据选择线39的状态，逻辑功能装置要不被提供有来自布线总线31的输入信号，要不被提供有来自RAM线的固定信号。在多路转换器35和逻辑功能装置41之间，提供有一个询问装置40，这样，就可以对逻辑功能装置41的逻辑状态进行检查。输入装置28的n输出被提供给逻辑功能装置41。在其中，根据RAM43，可以对基本的逻辑功能、锁存等进行调节。逻辑操作产生的结果在输出端44上被馈送给输出装置29的多路转换器45。输出装置29包括组件多路转换器45、询问装置46、延迟装置47和多路分配器48。除了询问装置46以外，逻辑功能装置41和输出装置29的各组件都被提供有数据或受RAM43的控制。为此，提供了与图4相对应的控制线27、49、50和51。逻辑功能装置41的输出44和分路线42形成了多路转换器45的两输入端。在使逻辑功能装置41旁路的情况下，由于分路线42的抽头直接发生在多路转换器33之后，所以利用输出端置29直接将分路线42连接到输入装置28上。根据控制线49对多路转换器45的控制，或者逻辑功能单元41的输出信号是连通的，或者未被延迟、并且没有任何变化的输入信号是连接的。这就使得可以将FPE单元作为纯线使用。借助于询问装置46，可以检查逻辑单元30的输出。另外，在多路转换器45的输出端，连接了一个具有Y控制线50的可控延迟装置47。借此，在仿真期间，可以精细分级地表示逻辑输出和布线部份的时间特性。延迟装置47的输出0被经由通过n控制线51连接的n级多路分配器48提供给布线总线31，以便从那里将其馈送给其它FPE单元的输入端。布线总线31的宽度n取决于整个FPE单元配置的布局。
图5示出了构成一个FPE模块60的多个FPE单元的组合。FPE模块60包括多个以矩阵形式置于载体上的FPE单元30。各单元30通过布线总线61彼此相互连接。一个FPE模块还包括多个可配置的I/O装置62。在“FPE模块”芯片中，另外还具有一个控制器63、一个用于对单元状态64进行询问的多路转换器、一个用于对FPE单元和逻辑单元的RAM信息进行询问的多路转换器的寻址器65和一个读/写装置66。
在图6中，表示了“逻辑单元”70的系统结构。多个FPE模块60以矩阵形式施加在例如插件板76上，各FPE模块通过耦合段71和必要的连接72彼此相互连接，这样，每个逻辑单元能够最终与任一所希望的其它逻辑单元相连接。另外，需要一个控制装置75，用于在该ASIC逻辑单元70中控制FPE模块60和可配置耦合段71。为了使ASIC逻辑单元70连接到一个数据处理装置，提供了一个SCSI接口74。
图7示出了一个可配置耦合段71的电路示意图。耦合段71的每个输入端80被分成两个相对的信号线81和82，其信号的方向由与方向相关的输入和输出放大器83和84确定，RAM85控制输出放大器84进入驱动状态或高阻抗状态。每个信号线81包括由RAM87控制的延迟装置86。另外，借助于RAM88，一条单一线与具有该正确方向的另一个相应的信号线的交互是可编程的，从而建立或不建立交会的连接。
对于前述的硬件配置，即“ASIC样机”可以有下述的应用。ASIC和其它的逻辑电路的网络可以在一个样机上形成，逻辑组件的逻辑和时间特性及其相互之间的连接能够彼此之间被造型。通过对RAM结构的软件调节实现其可变性。借此，可以在其实施以前对ASIC的功能进行仿真，并在适当的环境中对其进行测试。当在该环境中未能满足仿真电路的功能时，对任一所希望节点的逻辑电路进行询问的固有能力大大地简化了故障跟踪。
另外，ASIC样机可以被用于故障模拟。当制造ASIC时，就存在着一些基本的缺点，这些缺点可以在随后的测试中检测出来。由于不可能在IC内进行测量，所以规定所有节点是可控和可检查的。另外，还需要一个测试图形，用以检测所有可能的故障源。为此，必须提供几乎包括所有故障的故障模型。这就是“固定‘1’故障和固定‘0’故障(Stuckat1andstuckat0)”方法。其基础是将每个固定节点先强制为逻辑1，再强制为逻辑0。借助于在IC输出端的反应，确定这个故障操作是否被检测出。载止到现在，这种分析是借助于故障模拟器以软件表示的形式执行的。由于每个故障都表示了一个完整的模拟顺序，所以，即使是使用高速计算机，用于大ASIC和长测试图形的执行时间也是极长，并且是以天为顺序进行的。因此，试图通过统计故障模拟，统计地选择节点，来减少时间。然而，与实际故障覆盖相关的精确表达是不可能的。通过本发明样机的能力，将所有节点设置为任一所需的状态，可以实现故障仿真，而不是故障模拟，从而可以大大地减少所需时间，并且在制造过程中发现故障的情况下相应于所计划的ASIC特性提供一个精确的表述。根据在故障情况下该样机的特性，可以很容易地获得电路本身的改进或测试图形的扩充，它们可以在制造以后进行可靠的测试。
另外，有如下情况，即当所设计的电路在一个逻辑组件处具有一系列输入端时，两个信号以几乎相同的时间改变它们的状态。由于随后将有不同的数据被处理，这就对触发器的时钟/数据关系产生严重影响。因此一定要避免这种竞争。在同一种方式中，还存在有“时滞”问题。这里，很多的触发器都被连接到一个公共的时钟上。由于使用了特快半导体技术，所以，触发器的开关时间与时钟线上的询问时间处于同一数量级。借此，引起了“竞争”问题。遗憾的是还不知道在现有技术中有什么方法可以充分地解决这个问题。当延迟时间在所给定的时间范围同内正向或负向变化后将电路导向不同的特性时，利用本发明样机在每个节点处和连接之中的可变延迟装置，“竞争”状态很容易地被检测出来，这种方法可以在不考虑所设计的ASIC的“竞争”客和“时滞”特性的情况下进行可靠的描述。
参考表1、2、门阵列3、门的标准电子组件4、单元阵列5、端10、电路图入口11、特性描述12、库13、逻辑综合14、基本表15、模拟16、激励图型17、结果20、数据传送21、数据处理装置22、硬件仿真器23、端适配器24、目标系统27、控制线28、输入装置29、输出装置30、FPE单元31、布线总线
32、RAM(输入)33、多路转换器Ⅰ34、延迟元件35、多路转换器Ⅱ36、控制线多路转换器Ⅰ37、控制线延迟38、信号线多路转换器Ⅱ39、选择线多路转换器Ⅱ40、询问装置41、逻辑功能装置42、分路线43、RAM44、输出逻辑功能装置45、多路转换器(输出)46、询问装置47、延时装置48、多路分配器49、控制线多路转换器(输出)50、控制线延时(输出)51、控制线多路分配器60、FPE模块61、布线总线62、I/O装置63、控制
64、多路转换器65、寻址66、写/读装置70、ASIC逻辑单元71、耦合段72、连接耦合段-FPE模块73、插塞式插头座段74、SCSI控制器75、控制装置76、插件板80、端点81、正向线82、反向线83、输入放大器84、输出放大器85、RAM86、延时装置87、RAM(延时)88、RAM(交会控制)89、控制图212硬件模型(处理器)
图431、布线总线40、询问40、询问40、询问41、可选择的逻辑功能46、询问31、布线总线图562、可构成信息64、用于对单元状态进行询问的多路转换器65、对线的MUX和RAM的寻址66、写/读装置图675、用于FPE和X的控制装置
权利要求
1.一种硬件仿真系统，包括多个彼此相互连接以形成逻辑单元的可配置逻辑单元和多个可配置I/O单元以及可配置布线，其特征在于在每个逻辑单元(30)中，插入了可编程延迟装置(34、47)。
2.根据权利要求1的硬件仿真系统，其特征在于在逻辑单元(30)的每个输入装置(28)中插入可编程延迟装置(34)。
3.根据权利要求2的硬件仿真系统，其特征在于逻辑单元(30)的每一个输出装置(29)都被提供有可编程延迟装置(47)。
4.根据权利要求3的硬件仿真系统，其特征在于逻辑单元(30)的输入装置(28)包括一个询问装置(40)。
5.根据权利要求3的硬件仿真系统，其特征在于逻辑单元(30)的输出装置(29)包括一个询问装置(46)。
6.根据权利要求4或5的硬件仿真系统，其特征在于延迟元件(34、47)在RAM(32、43)上被编程。
7.根据权利要求6的硬件仿真系统，其特征在于逻辑单元的输入装置(28)从布线总线(31)开始，包括有多路转换器(33)、延迟装置(34)、多路转换器(35)和询问装置(40)，多路转换器(33)、延迟装置(34)和多路转换器(35)可以RAM(32)上进行编程。
8.根据权利要求7的硬件仿真系统，其特征在于输入装置(28)的输出端与逻辑单元(30)的可选择逻辑功能装置(41)相连接。
9.根据权利要求8的硬件仿真系统，其特征在于逻辑单元的输出装置(29)包括多路转换器(45)、询问装置(46)、延迟装置(47)和多路分配器(48)。
10.根据权利要求9的硬件仿真系统，其特征在于可选择逻辑功能装置(41)、多路转换器(45)、延迟装置(47)和多路分配器(48)可以在共用的RAM(43)上进行编程。
11.根据权利要求10的硬件仿真系统，其特征在于输入装置(28)包括与逻辑单元(30)的输出装置(29)的多路转换器(45)的直接连接，这样，利用相应的编程，可以使逻辑功能装置(41)被旁路。
12.根据权利要求11的硬件仿真系统，其特征在于延迟装置(34、47、86)可以在给定范围以内数字式地分级变化。
13.根据权利要求12的硬件仿真系统，其特征在于借助于布线总线(61)可以将多个逻辑单元(FPE单元)相互结合成FPE模块(60)。
14.根据权利要求13的硬件仿真，其特征在于一系列的FPE模块(60)在可自由编程的耦合段(71)上彼此相互连接。
15.根据权利要求14的硬件仿真系统，其特征在于可自由编程的耦合段(71)被提供有延迟装置(86)。
16.根据权利要求15的硬件仿真系统，其特征在于耦合段(71)的每个信号线(81)中，插入有延迟装置(86)。
17.根据权利要求16的硬件仿真系统，其特征在于借助于RAM(87)对每个延迟装置(86)进行编程。
18.根据权利要求17的硬件仿真系统，其特征在于利用RAM(88)，对耦合段(71)的信号线(81、82)与该耦合段另外一条信号线(81、82)的交会进行编程。
19.根据权利要求16的硬件仿真系统，其特征在于延迟装置(86)被细致分级。
20.根据前述权利要求中一个的硬件仿真系统，其特征在于逻辑功能装置(41)的输入In通过多路转换器(35)被连接到RAM(32)的固定逻辑电位Fn上。
全文摘要
一种对集成电路或ASIC执行仿真的电子硬件ASIC样机，使可能在随后的硬件环境中对要生成组分测试。借助于在逻辑单元中附加一个可编程延迟装置，并借助于利用具有延迟装置耦合段与由多个逻辑单元形成的逻辑模块相结合，可以在仿真期间，实现对ASIC时间特性的考虑，获得完整的仿真。借助于对所规定的逻辑状态适当地设置所有的输入，可以实现故障仿真。借助于可编程的延迟装置，可以检测到竞争问题。
文档编号H01L27/118GK1081284SQ9310357
公开日1994年1月26日 申请日期1993年3月8日 优先权日1992年3月31日
发明者M·蔡纳, M·布丁尼 申请人:克罗内有限公司