专利名称：半导体器件的制作方法
技术领域：
本发明涉及由绝缘栅场效应晶体管(下面称MOSFET)单体组成的半导体单管器件或装有MOSFET的集成电路等的半导体器件，特别是有关具有截面为U字形沟(沟槽)构造的纵向型MOS、FET的结构。
MOSFET由于微细加工技术的进步，低通态电阻化的工作急速发展，特别是耐低压种类的MOSFET低通态电阻化倾向显著。现在，通过光刻胶方面的限制，对于单位单元尺寸缩小其界线可见的平面构造的扩散自对准类型又进一步发展，所以使具有单元尺寸更小型化的沟槽(沟)结构的纵向MOSFET的研制有了进展。
图8是取出已有的N沟道纵型MOSFET的沟槽部分表示其剖面结构。
这里，10是N+型半导体衬底，11是外延层;12是P型沟道区域形成层;13是N+型源极区域;14是剖面为U字形的沟槽，设计成从源极区域13表面，贯通沟道形成层12的一部分，达到外延层11。
15是在沟槽14内壁面上形成的栅绝缘膜，16是在该栅绝缘膜15上设置成埋住沟槽14的多晶硅栅电极。
如上所述的纵向MOSFET由于具有在沟槽14内埋入栅电极16的结构，所以单元尺寸可做得小，使低通态电阻极小。至此描述了上述N沟道纵向MOSFET工作原理。
使源极区域13接地。在半导体衬底10(漏极区域)和栅电极16上外加正的电压。象这样施加正向偏置时，若栅电压上升，相对于沟道区域形成层12内的栅电极16的沟槽侧面区域(沟道部分)反向成N型，成为反型层(沟道区域)。从源极区域13向反型层正向的漏极区域(外延层11及半导体衬底10)流过电子。
如上述这样的纵向MOSFET的构造，就这样实际形成时，产生下述这样的特性方面不妥之处是清楚的。
即在沟槽14上部的拐角部分和其另外的部分产生栅绝缘膜15的厚度以及膜质不同的现象，其结果阀值电压Vth、输出特性(IasIYfsl)在上述拐角部分和其他部分变得不一样，在特性方面起各种各样的不平衡，这是所不希望的。
于是，为了防止在沟槽14侧面上的栅绝缘膜15出现问题，而考虑设法使沟槽14上部拐角部分的复合栅膜15的形状圆滑，改善沟槽14内壁面上形成的栅绝缘膜15的膜质。
但是在4MDRAM(4M比特的动态型半导体存储器)上使用的沟槽电容器，为了提高栅绝缘膜热应力、偏置应力、长期可靠性，所以使用热氧化膜、氮化膜、CVD(气相生长)氧化膜积层形成的O/N/O复合栅膜。该沟槽电容器的击穿电场强度(击穿承受量)一般与沟槽上部拐角的曲率半径(球形量)和复合栅膜的氧化膜换算膜厚相关，这是公知的。
图9示出沟槽上部拐角曲率半径a为10nm，40nm情况下的沟槽电容器击穿电场强度的栅氧化膜厚依存性的计算结果，然而氧化膜的本征击穿电场强度以8MV/cm计算。
在4MDRAM的沟槽电容器中，由于要求大容量和高击穿承受量，所以需要用15nm以下薄栅膜7MV/cm以上的击穿承受量。
实际上4MDAM的沟槽电容器击穿电场强度告知为7MV/cm以上，在上述计算中设沟槽上部拐角的复合栅膜曲率半径为15nm，O/N/O复合栅膜的本征击穿电场强度为10MV/cm，这与上述报告相一致。
另一方面，在前述纵向MOSFET中，作为方法，在把栅耐压保证值定为20V，栅阀值电压定为1.0V-2.0V情况下，氧化膜换算的栅膜厚度限定为50-65nm，并且要求不发生栅阀值电压的变动。
目前，作为在前述的沟槽14内壁面上形成的栅绝缘膜，打算采用如上所述的O/N/O复合栅膜。
然而，由于所采用的O/N/O复合栅膜的MOSFET在6MV/cm以上的电场中存在产生栅阀值电压的变化问题，所以不使用O/N/O复合栅模作为MOSFET沟槽14内壁面的栅绝缘膜。
如上所述，虽然采用O/N/O复合栅膜的平面型MOSFET在6MV/cm以上的电场中，产生栅阀值电压的变化是普遍的事实，但是下面，本发明者们展示了作为评价用器件形成平面栅构造的电容器，证实了上述事实的结果。
图10是作为评价用器件形成的平面栅构造的电容器剖面图。
这里，100是半导体衬底;101是板式电极;102是O/N/O复合栅膜，其氧化膜换算膜厚tox为50nm。
图11表示在图10平面栅构造电容器板式电极101和半导体衬底100之间施加DC偏置电压时栅膜102泄漏特征。
图12显示了在图10平面栅构造的电容器栅膜两端间外加电压为+30V或-30V(相当击穿电场强度6MV/cm)、+40V或-40V(相当击穿电场强度8MV/cm)时的施加DC偏压时间和平带电压VFB的变化之间关系。
通过图11及12，若外加40V电压时栅膜中泄漏电流超过1μA后开始流动，那么在O/N/O复合栅膜中的膜界面上，载流子被捕集，很清楚，由于膜界面电场产生了平带电压VFB的变化。
上述事实意味着，上述栅构造被用于MOSFET时，当在O/N/O复合栅膜上外加6MV/cm以上的电场时，MOSFET的栅阀值电压发生变化。
如上所述为了提高栅绝缘膜的热应力，偏置应力、长期可靠性，若已有的纵向MOSFET采用O/N/O复合栅膜，就存在在6MV/cm以上的电场中发生栅阀值电压变化的问题。
本发明是为了解决上述问题，作为沟槽内壁面的栅绝缘膜，在采用复合栅膜时，不再因栅外加电场而产生栅阀值电压变化，可靠性提高，其目的在于提供了具有在特性方面稳定优质的纵向MOSFET的半导体器件。
本发明的半导体器件的特征在于，作为装有纵向MOSFET的截面大致成U字形沟的内壁面的栅绝缘膜，至少采用迭层氧化膜和氮化膜的复合栅膜，前述复合栅膜的氧化膜换算膜厚以及前述沟上部的拐角的一部分的曲率半径这样设定，即应使前述沟上部拐角部分的复合栅膜击穿电场强度在2.5MV/cm-5.0MV/cm范围内。
关于复合栅膜的氧化膜换算膜厚以及沟上部拐角部分的曲率半径，根据规定设定，电场集中在沟上部拐角部分的复合栅膜上，流过泄漏电流，虽然在该部分的复合栅膜的膜界面上电荷蓄积，但由于该部分膜界面离开决定MOSFET阀值电压的沟槽区域，所以上述膜面的电荷蓄积产生的影响很小。
由于该沟槽上部拐角部分的复合栅膜产生的电压限制作用，由于将复合栅膜上外加的电压限制在5MV/cm以下，使平带电压VFB的不产生变化，MOS FET的阀值电压变化消失。
图1是本发明第一实施例纵向MOSFET局部区域沟槽的平面图形;
图2是沿图1B-B剖切的局部剖面图;
图3是取出图2中沟槽上部拐角部分A，作放大后的剖面图;
图4是作为评价本发明的器件，所形成的沟槽构造的电容器剖面图;
图5是图4沟槽构造的电容器栅膜的漏电特性图;
图6是图4沟槽构造的电容器外加DC偏压时间和平带电压VFB的变化关系特性图;
图7是图3沟槽上部拐角部分A的其他例子剖面8是取出已有的纵向MOSFET沟槽部分的剖面图;
图9是在与图8中沟槽上部拐角曲率半径不同时所计算出的沟槽电容器击穿电场强度和栅氧化膜厚度的相依关系图;
图10是作为与本发明相比较进行评价用的器件所形成的平面栅结构的电容器剖面图;
图11是图10中平面栅构造的电容器栅膜泄漏特性图;
图12是图10中平面栅构造的电容器DC偏压外加时间和平带电压VFB变化关系特性图。
下面参照附图对本发明的实施例作详细说明。
图1表示涉及在单个半导体器件或MOS积层电路中形成的第一实施例的纵向MOSFET局部区域(多个单元区域)的沟槽平面图形。
图2是沿图1中B-B线剖切的一部分剖面的构造。
图3是取出图2中沟槽上部拐角部分A进行放大后的图。
在图1至3中，10是是N+型半导体衬底;11是具有设置在上述N+型半导体衬底10主面上的漏极区域用的低杂质浓度的N型第1半导体层(外延层);12是通过在该外延层11上面扩散设置的用于形成沟槽区域的第2导电型(本例为P型)的第2半导体层。
13是在该沟槽形成层12表层部分多个并列设置的源极区用的N+型第3半导体层(各源极区域宽度例如是18μm);14是从该源极区域13表面，贯通前述沟槽形成层12一部分，达到前述外延层11这样设置的有格子状(间隔例如是3μm)平面图形的，其截面约呈U字形的沟槽(宽度例如是1μm，深度例如是4μm)。
根据该沟槽14，前述源极区域13分割成具有略呈长方形的平面图形的多个单位单元，各单位单元在纵横方向有规则地正确配设。
15是在该沟槽14内壁上形成的复合栅膜，在本例中，采用由热氧化膜151、氮化膜152、CVD氧化膜153积层成的O/N/O复合栅膜。
G是在该栅绝缘膜15上使埋置上述沟槽14设置的栅电极，例如杂质由搀杂的多晶硅构成，相邻沟槽14内的栅电极彼此连续形成。
17是绝缘膜，其设置要盖在上述栅电极G上和前述源极区域13的露出表面上以及前述沟槽形成层12的露出表面上。
18是栅电极，通过设置在上述绝缘膜17上的接触孔，与前述栅电极G作电连接。
S是源极电极(配线)，通过设置在前述绝缘膜17上的接触孔，与前述源极区域13接触。这时，源电极也共同接触在沟道形成层12上。以此，衬底区域的源极相互短接，减少对寄生在漏极、衬底区域和源极上的NPN晶体管的影响。
D是设置在前述半导体衬底10背面的漏电极。
上述源电极S以及漏电极D相对各单元设计成整体，各单元的栅电极G由于借助栅配线18一起连接，所以各单元并联连接。
上述N沟道纵向MOSFET的工作原理与已有的N沟道纵向MOSFET的工作原理一样。即源极S接地，漏极D以及栅极G上外加正电压。在如此正向偏置时，若栅压上升，则与沟道形成层12内栅电极G相对的沟槽侧面区域(沟道部分)向N型，反转层为反型层。电子从源极区域13向反型层正下的外延层11区域流动。
在本实施例中，如图3所示，沟槽上部拐角部分A的曲率半径a和复合栅膜15氧化膜换算膜厚tox按一定关系设定，沟槽上部拐角部分复合栅膜15的击穿电场强度设定为2.5MV/cm-5.0MV/cm范围。
即若用r表示沟槽上部拐角部分的复合栅膜15中心部分的曲率半径用VG表示复合栅膜15两端间外加电压，则栅膜中心部分的电介质通量φ(r)为φ(r)＝-[VG/In{1+(tox/a}]·In(a/r)栅膜中心部分的电场E(r)的复数表示为E(r)＝-[VG/r·In{1+(tox/a)}]·jr沟槽上部拐角部分的复合栅膜15的击穿电场强度Emax是上式中r＝a时的绝对值Emax＝VG/a·In{1+(tox/a)}
这里，若复合栅膜15的本征耐压用Eo表示，则上式为Emax＝(Eo/tox·a)·In{1+(tox/a)}此处在Eo＝8MV/cm时，为了使2.5MV/cm≤Emax≤5.0MV/cm，所以设定1.4≤tox/a≤6.0图4是作为用于评价本发明的器件，在图10中表示的评价用平面栅构造的电容器和同一半导体芯片上同时形成的沟槽构造的电容器剖面图。
这里，100是半导体衬底;101是电容器电极;102是复合栅膜;104是沟槽，其上部拐角部分的曲率半径a＝15nm;复合栅膜102的氧化膜换算膜厚tox＝50nm。
图5表示在图4的沟槽构造电容器的电容器电极101和半导体衬底100之间外加DC偏置电压时栅膜102的漏泄特性。
图6表示在图4的沟槽构造的电容器栅膜二端间外加电压+20V或-20V(相当击穿电场强度4MV/cm)、+25V或-25V(相当击穿电场强度5MV/cm)时的DC偏压施加时间和平带电压VFB的变化(与MOS FET的阀值电压变化相对应)关系。
由图5及图6可见，虽然在栅膜二端间外加电压20V时，栅膜的泄漏电流为1μA，外加电压25V时，栅膜的泄漏电流为10μA，但平带电压VFB不发生变动。这是由于电场集中，泄漏电流发生的场所限定在沟槽上部拐角部分的复合栅膜上。
即由于对复合栅膜氧化膜换算厚度tox以及沟槽上部拐角部分A的曲率半径a进行规定的设定，虽然沟槽上部拐角部分的复合栅膜上电场集中，泄漏电流流动，在该部分复合栅膜的膜界面上电荷集聚，但由于该部分的膜界面离开决定MOSFET阀值电压的沟道区域，所以受上述膜界面的电荷积聚的影响小。
利用该沟槽上部拐角部分的复合栅膜产生的电压限制作用，将复合栅膜上外加的电压限定在5MV/cm以下，使平带电压VFB不发生变动，MOS FET的阀值电压也不变化了。
并且由于因栅膜二端间外加压不足30V(相当于击穿电场强度6MV/cm)而引起栅击穿，所以在前述拐角部分以外的复合栅膜上没有施加6MV/cm以上的电场，对于复合栅膜中膜界面电荷的积聚抑制功能起作用，所以不产生平带电压VFB变动。
接着，就有关图1至图3的纵向MOSFET的形成方法的一个例子作简单的说明。
首先在由厚度150μmN+型硅组成的半导体衬底(晶片)10的主面上利用外延生长形成厚度约10μm的N型外延层11。再在该外延层11上通过扩散形成厚度约2.5μm的P型沟道区域形成层12。继而使用PEP(光刻工序)工艺以及离子注入法，在沟道形成层12的表层部分设置格子状的厚度为0.5μm的N+型源极区域13。
接着在晶片上面堆积厚度600nm的CVD氧化膜，然后利用例如RIE(反应性离子腐蚀)法，从源极区域13表面穿通前述沟道形成层12的一部分，达到前述外延层11形成沟槽14。这时通过使沟槽14整个平面图形成格子状，借助沟槽14，将前述源极区域13分割成具有大致长方形平面图形，准确地纵横有序地配设成许多单位单元。
接着除去前述CVD氧化膜后，在晶片上面依次层迭热氧化膜、氮化膜、CVD(气相生长)氧化膜，以此形成复盖沟槽14内壁面的复合栅膜15，随后，堆积搀杂了磷的多晶硅膜16一直达到充分埋住沟槽14。该多晶硅膜16由于在后面作为栅电极G使用，所以最好是低电阻的，堆积上述多晶硅膜16之后，也可以搀杂高浓度杂质，再在沟槽14内蚀刻多晶硅膜16，留下成为栅电极G的多晶硅膜。
接着利用CVD法在晶片上面堆积由厚度为600nm的PSG(磷硅酸盐玻璃)膜构成的绝缘膜17，在该绝缘膜17的一部分(栅电极G和源极区域13上的一部分)开接触孔。其后，在晶片上面蒸镀由2μm厚的铝(Al)或铝硅(Al、Si)合金组成的栅配线和源电极S。再在晶片后面也形成漏电极D，即得到如前所述的纵向MOSFET。
图7显示了图3所示的纵向MOSFET的沟槽上部拐角部分A的另外例子。
即图3显示了相对沟槽上部拐角部分A，复合栅膜可以近似同心圆形状弯曲的例子，而图7却显示了相对于沟槽上部的拐角部分A，复合栅膜的弯曲形状不能弯曲成近似同心圆形状的例子。
在这种情况下，若用b表示沟槽上部拐角一部分外周栅膜的曲率半径，由于用(b-a)表示复合栅膜的氧化膜换算膜厚tox，所以在复合栅膜的本征耐压Eo是8MV/cm情况下，若设定1.4≤tox/a≤6.01.4≤(b-a)/a≤6.01.4≤(b/a)-1≤6.02.4(b/a)≤7.0则可设定成2.5MV/cm≤Emax≤5.0MV/cm若根据如上所述的本发明半导体器件，作为纵向MOSFET的沟槽内壁面的栅绝缘膜，采用复合栅膜情况下，不产生因栅膜外加电场引起的栅阀值电压变化，可靠性高，可以获得特性稳定的优质的纵向MOSFET。
权利要求
1.一种具有纵向绝缘栅型场效应晶体管的半导体器件，它设置有第一导电型的半导体衬底；具有设在该半导体衬底主面上的低杂质浓度的漏极区域用的第1导电型的第1半导体层；设在该第1半导体层上面的沟道区域形成用的第2导电型的第2半导体层；设在该第2半导体层表层部分的一部分上的源极区域用的第1导电型的第3半导体层；从该第3半导体层中央部分表面贯通前述第2半导体层一部分，达到上述第1半导体层，在像这样设置的截面大致成U字形的沟内壁面上形成的栅绝缘膜；在该栅绝缘膜上设置成埋住前述沟的栅电极；盖在该栅电极以及前述第2半导体层的露出表面上的绝缘膜；通过设在该绝缘膜上的接触孔，与前述栅电极接触的栅配线；通过设在前述绝缘膜上的接触孔，与前述第3半导体层接触的源电极；设在前述半导体衬底背面的漏电极；其特征是，作为前述沟内壁面的栅绝缘膜，采用至少是氧化膜和氮化膜叠合的复合栅膜，设定前述复合栅膜的氧化膜换算膜厚以及前述沟上部拐角部分曲率半径，使前述沟上部的拐角部分的复合栅膜的击穿电场强度在2.5MV/cm-5.0MV/cm的范围。
2.根据权利要求1所述的半导体器件，其特征是，前述沟上部的拐角部分曲率半径用a表示，前述复合栅膜氧化膜换算膜厚用tox表示时，设定为1.4≤tox/a≤6.0。
3.根据权利要求1所述的半导体器件，其特征是，用a表示前述沟上部拐角部分的复合栅膜曲率半径，用b表示前述沟上部拐角部分外周栅膜曲率半径时，设定成2.4≤b/a≤7.0
4.根据权利要求1至3的任一项的半导体器件，其特征是，前述纵向绝缘栅型场效应晶体管纵横配设着多个具有略呈长方形平面图形的单位单元。
5.根据权利要求1至3任一项的半导体器件，其特征是，前述源极也和前述第2半导体层接触。
全文摘要
作为纵向MOS FET的沟槽内壁面的栅绝缘膜，采用复合栅膜时，不产生因栅外加电场而形成的栅阀值电压变动，可获得可靠性高，特征稳定而优质的纵向MOS FET。本发明的构成特征是作为装在半导体器件内的纵向MOS FET的截面大体是U字形沟的内壁面栅绝缘膜，采用至少叠合氧化膜和氮化膜的复合栅膜，前述复合栅膜的氧化膜换算膜厚和前述沟上部拐角部分曲率半径这样设定，使前述沟上部的拐角部分的复合栅膜击穿电场强度范围为2.5MV/cm-5.0MV/cm。
文档编号H01L29/423GK1090680SQ9312051
公开日1994年8月10日 申请日期1993年10月22日 优先权日1992年10月22日
发明者马场喜朗, 柳谷谕, 松田升, 开俊一 申请人:株式会社东芝