专利名称：新型半导体器件的制作方法
技术领域：
本发明属于半导体器件，特别是一种超高速器件。
集成电路是由很多结构一样的半导体器件组成的。在现代集成电路工业中，由于MOSFET的工艺简单，功耗低和易集成等优点，所以它是最被广泛使用的一种半导体器件(
图1)。它的有效沟道长度决定了它的本征开关速度。公式(1)给出了每门延迟时间的一个简单估算。
Td= (2L2)/(VDD) (1)这里的Td是每门延迟时间，L是沟道长度，是载流子的迁移率，VDD是漏极的供电压。显然每门延迟时间正比于沟道长度的平方，例如，当其它条件不变的情况下，沟道长度缩小十倍，每门延迟时间将缩短一百倍，即器件的开关速度将增加一百倍。
然而，沟道长度决定于器件的栅长，栅长的大小限制于现有的光刻技术，现在普遍使用的紫外光刻技术，由于受光的衍射效应的影响，最小光刻线宽大约是几个光波长的长度，对于0.35微米波长的紫外光，最小光刻线宽大约是1微米，为了光刻出深亚微米的线宽，深紫外光光刻技术和相移光刻技术正在被开发，这两种技术的合成最好可以光刻出0.2微米的线宽，但制造，检察和修补相移掩模是非常困难和复杂。的在先进的实验室中，使用电子束曝光技术和X射线曝光技术可以扫描出0.1微米的线宽，但电子束曝光装置结构复杂，而且电子束扫描是一种“串行”曝光，导至了它的低生产率，它的生产率几乎与线宽的平方成反比，随着集成电路的发展，图形尺寸越变越小，集成度和复杂性越变越高，它的生产率越变越低，所以它只能应用于实验室研究及一些小批量生产，虽然X射线曝光技术可应用于未来的大规模生产，但它存在许多严重问题，比如X射线源，掩模，光刻胶，控制，对准和定位等问题，并且X射线曝光技术需要在新的仪器设备和技术开发上投入巨大的资金。
如果现在使用的器件结构不改变的话，即使当我们有能力把器件沟道长度制作到小于0.1微米时，将有几个基本的因素限制这样小器件的工作。首先是短沟道效应。为了抑制短沟道效应，一个能够工作的MOSFET的沟道长度必需大于一个特定的值Lmin，这个值大小决定于一个著明的条件，Lmin＝A[xjdox(Ws+Wd)2]1/3这里的Lmin是为了获得长沟道亚阈值特性的最短沟道长度，xj是源漏区的结深，Ws和Wd分别是源漏区的耗尽层宽度，dox是栅氧化层厚度，显然，为了制做超短沟道MOSFET，必需降低栅氧化层厚度，耗尽层宽度和结深，然而栅氧化层厚度不久将达到最终的极限，对于栅氧化层厚度小于40埃(1埃＝10-10米)，遂穿电流可以穿过栅氧化层从栅极直接流到衬底，对于栅氧化层厚度小于30埃，遂穿电流将会移走MOS电容的反行层中的载流子。
第二，由于源漏区的耗尽层宽度反比于衬底(或阱)的浓度的平方，虽然增加衬底(或阱)的浓度可以降低耗尽层宽度，但同时却增加了结电容，体效应和阈值电压，和导至差的亚阈值特性和关断性能，所以源漏区的耗尽层宽度不可能变得很薄。IBM的研究部门在研制0.1微米NMOS的实验样品时，采用另外一个方法降低耗尽层宽度。他们是在77K低温情况下，对衬底加0.6V和正偏，从而降低耗尽层宽度，阈值电压和几何效应。由于我们日常生活中使用的大多数电子产品都是工作在室温中的，所以在低温情况下对衬底加正偏电压的方法将会限制超短沟道器件的应用范围。
下面只剩下了通过降低源漏区的结深来抑制短沟道效应这唯一的途径了。源漏区的结深决定于离子注入或扩散工艺。由于离子注入的低能量限制和沟道效应，所以形成小于500埃(或0.05微米)的结深是非常困难。一般来说，衬底的预非晶格化会大大地降低离子注入沟道效应，但由于一些通过退火不能消除的缺陷会增加漏泄电流，虽然离子注入穿过一层非晶体或一氧化层可以抑制沟道效应，但这种方法还是不可能非常有效地消除沟道效应。第二，为了获得超浅结，使用低能量离子注入技术是不可避免的。为维持大规模生产能力，大离子电流是必需的，但由于离子之间存在相互排斥力，在低的离子能量的范围内，聚焦大离子电流是非常困难的。杂质从多晶硅或硅化物中扩散到衬底中可以形成低漏泄电流的超浅结，但扩散的工艺不如离子注入工艺的可控性，重复性和灵活性强。如果把多晶硅或硅化物当作扩散源，这将在重掺杂的P型和N型栅电极之间的连结处产生过量行向扩散，导至阈值电压的不稳定，总之，通过工艺技术的改进，要形成小于500埃的结深是非常困难的，但如果改变器件结构，有效结深是容易变浅的。
第二个因素限制超小型器件的工作性能是当线宽的大小接近多晶硅或硅化物的颗粒大小时，栅极电阻率将迅速增加，导至减慢电路速度。比如IBM的THOMASJ.WATSON研究中心研制的栅长从0.07微米到0.25微米的LDDNMOS器件中，0.1微米栅长的NMOS器件的开关速度是最快的，而0.07微米栅长的器件的开关速度反而是最慢的。为制作小于0.1微米沟道长度MOSFET并保持其本征高性能特性，我们必需采用“大”栅长和“短沟道的结构有效降低栅极电阻，并且“大”栅极可以复盖在LDD的轻掺杂区上，降低源漏区的寄生电阻。一般来说，LDD的轻掺杂区是源漏区的浅结部分，是源漏区寄生电阻的主要来源。对于0.25微米的MOSFET，结深必需小于0.075微米，对于0.1微米的MOSFET，结深必需小于0.05微米，而0.05微米结深的源漏区的薄层电阻是非常高的。IBM的实验证明即使把0.05微米结深的轻掺杂区变成重掺杂区，源漏区的寄生电阻是限制0.1微米器件的开关速度最关键的因素之一。虽然采用“大”栅长和“短”沟道的结构，会增加栅极与源漏区的复盖面积，但由于栅极复盖的是轻掺杂源漏区而非重掺杂源漏区，所以不会引起较大的寄生电容。实验和计算机模拟结果已经证明栅极与源漏区的复盖电容不仅决定于复盖面积，而且决定于源漏区的掺杂浓度。
本发明的目的是提出一种新的半导体器件的结构，该结构大大提高了半导体的开关速度;本发明的另一目的是提出了一种制造该器件的方法。
本发明的主要特点是在一个具有台阶的半导体表面上并包括在台阶的侧面有一薄膜75，在不同的台阶处有源漏极20，源漏极20之间的距离接近于薄膜7的厚度，在薄膜75上有栅15。
本发明的优点是能够克服沟道长度限制于现有的光刻技术的问题，应用本发明不仅可以缩短沟道长度和增加器件速度，而且不用增加新的光刻设备。用本发明可以制造出世界上最短的沟道长度，超过任何光刻技术的精度包括电子束曝光技术和X射线曝光技术的极限。
图1常规的MOSFET的结构;
图2MOSFET的发展趋势;
图3A-3D显示一个制造新型结构的超短沟道CMOS的工艺过程;
图4A显示新型CMOS器件的N-和P-区的结深稍微小于硅台阶的高度，这可以进一步抑制短沟道效应。
图4B和4C显示的新型CMOS器件与图3D和4A显示的新型CMOS器件几乎一样，唯一不同的是当氧化层7足够薄时，它不必被漂洗掉，它本身可以作为栅氧化层。
图5A-5D显示一种新型CMOS器件被制造在绝缘衬底或SOI衬底上。
下面结合附图详细论述本发明。图3A-3D显示一个制造新型结构的超短沟道CMOS的工艺过程。这种新型结构的CMOS的沟道长度决定于氧化层7的厚度。它的一边源漏区的有效结深几乎为零。仅仅是为了说明方便，在下面的段落中给出一些具体数据。对于各种温度，尺寸，掺杂类型和浓度，离子注入剂量和能量，腐蚀剂，刻蚀方法，器件类型，材料类型，器件几何形状，只是为了说明方便，重要的是本发明的新思路，新方法和新观点。
主要工艺过程如下1)选一个＜100＞晶向硅片作衬底。
2)在硅片表面上，预氧形成550埃的薄氧化层。
3)N阱光刻后，P阱注入(P离子)并推进形成N阱2(图3A)。
4)P阱光刻后，P阱注入(B离子)并推进形成P阱3。
N阱注入和P阱注入使用的离子注入能量越高越好，尽量减小横向热扩散，提高集成度。为了进一步减小横向热扩散，可以先形成场氧化层，然后再用高能离子注入阱区。
5)漂去薄氧化层6)预氧形成100-300埃的薄氧化层，淀积1000-1500埃的氮化硅。为了形成低应力和小鸟嘴的场氧，淀积100-200埃薄氮化硅在硅表面，形成300埃的氧化层和1000埃的氮化硅，实验证明基本上可以形成无缺陷场氧并只有25%的氧化层厚度的横向氧化，而常规LOCOS场氧有80-100%的氧化层厚度的横向氧化。
7)有源区光刻并刻蚀氮化硅和薄氧化层或刻蚀氮化硅，薄氧化层和薄氮化硅，然后使用RIE刻蚀硅槽，模深大约4000埃。
8)形成光刻胶，用N阱光刻板光刻，以显影的光刻胶，氮化硅和薄氧化层作为N阱场开启注入的掩蔽。
9)形成光刻胶，用P阱光刻板光刻，以显影的光刻胶，氮化硅和薄氧化层作为P阱场开启注入的掩蔽。
一般来说，在使用RIE刻蚀硅槽和离子注入时，会对硅表面产生损坏和留下重金属杂质，使用HNO3(60%)-HF(＜0.2%)-H20溶液通过轻轻刻蚀硅表面大约300-4000埃可以清洗硅表面并消除硅表面的损坏和重金属杂质如Fe，Ni，Cr，Cu，Na，Ca，Mg和Al。溶液中的HNO3氧化硅表面;HF溶解氧化层。氧化层的溶解率决定了硅的刻蚀率，通过调整HF的浓度来控制刻蚀率(在20摄氏度下，20埃/分钟到400埃/分钟)，硅的刻蚀率是10-20大于热氧化硅的刻蚀率，对硅和热氧化硅的刻蚀的均匀性小于5%。一般清洗硅表面的方法，如被W.Kern等开发的RCA方法(NH40H/H202/H20-HF/H20-HCI/H202/H20-NH40H/H202/H20)不能消除硅表面的损坏和一些重金属杂质如Fe，Ca和Mg。
10)形成大约8000埃的场氧化层6(图3A)，使场氧化层的表面和硅表面几乎一样高。
11)去除氮化硅，漂去薄氧化层。
12)台阶光刻，刻蚀器件的有源区形成300-2000埃硅台阶(图3A)。
13)在整个硅表面上热氧化形成200-2000埃厚的氧化层7(图3B)。当然可以用淀积的方法形成介质薄膜，但淀积薄膜的均匀性和可控性不如通过热氧化形成的氧化薄膜，特别是在侧墙处，淀积薄膜不易均匀，甚至有时不连续。
14)NMOS的N-区20光刻并注入(图3C)。N-区的结深几乎等于硅台阶的高度，这使得轻掺杂源漏区的一边的有效结深几乎等于零，而另一边的有效结深几乎等于硅台阶的高度，所以这种新型CMOS器件通过改变器件结构来降低有效结深，抑制短沟道效应。用侧壁氧化层7作为离子注入的掩蔽，在不同的台阶上进行离子注入，形成器件的轻掺杂的源漏区，其真正的沟道长度等于侧壁氧化层的厚度。有两个原因使氧化层可以成为离子注入的掩蔽。第一个原因是很多杂质比如B，P，As和Sb在氧化硅的扩散率远远小于在硅中的扩散率，第二个原因是主要由于离子注入的沟道效应，杂质离子在氧化硅的注入深度小于在硅的注入深度。因此，氧化硅可以作为离子注入的有效阻挡层。由于侧壁氧化层的高度大于水平面上的氧化层的厚度，又由于离子注入是垂直入射的，所以侧壁氧化层7可以作为离子注入的掩蔽。在形成N-区以后，尽量避免长时间的高温工艺，减小杂质的热扩散。
15)漂去在N管区的氧化层7，N管阈值调整注入和抗击穿(punch-throughstop)注入。
16)PMOS的P-区22光刻并注入(图3C)。P-区的结深几乎等于硅台阶的高度，这使得轻掺杂源漏区的一边的有效结深几乎等于零，而另一边的有效结深几乎等于硅台阶的高度。
17)漂去在P管区的氧化层7，P管阈值调整注入和抗击穿(punch-throughstop)注入。为了减小离子注入对器件沟道区表面的损坏，可以先形成栅氧化层，然后离子穿过栅氧化层对器件沟道区进行N管和P管阈值调整注入和抗击穿注入，少量离子会留在栅氧化层中。如果这样做的话，要增加两次光刻，如果使用P-区和N-区光刻板，就不必增加两个光刻板。当然在N管和P管阈值调整注入和抗击穿注入之前，可以漂去氧化层7，淀积一层非常薄的TEOS，然后离子穿过TEOS对器件沟道区进行离子注入，最后漂去TEOS，形成栅氧化层。
18)使用HN03(60%)-HF(＜0.2%)-H20溶液通过轻轻刻蚀硅表面大约40-400埃可以清洗硅表面并减少RIE和离子注入对硅表面产生损坏和重金属杂质，增加载流子的迁移率和降低漏泄电流。
19)形成低温栅氧化层75(绝缘体)可用下面几种方法A)首先在850-900摄氏度之间，在02TCA，Ar的热墙大气高炉中增长40-50埃的热氧化硅，第二使用LPCVD(0.2-0.3torr)的方法，在625-650摄氏度之间淀积50埃的TEOS氧化硅，这层TEOS氧化硅将封住在热氧化硅中的针孔，最后在850-900摄氏度之间，通过加密退火在第一层热氧化硅和硅的介面处再形成一层非常薄的热氧化硅，通过这加密退火将消除陷井和缺陷，通过形成一层非常薄的热氧化硅产生一个平整的无应力的热氧化硅和硅的介面。实验已证明了热氧化硅/CVD叠层栅绝缘介质比常规的栅氧化层有低的缺陷和介面态。
B)在800摄氏度下，用于氧加HCL或H202的热氧化的方法形成50埃的栅氧化硅。加HCL后，氧化增长率将增加大约30%。
C)由于氧化增长率正比于氧气的压力，所以高压氧化可以降低杂质的热扩散。比如在800摄氏度，25个大气压下，形成150埃的栅氧化硅，它的击穿电场是13.6MV/cm，10%高于在1个大气压下，形成的栅氧化硅。在此条件下，氧化增长率大约是10埃/分钟。
D)使用快速热氧化设备，在1150摄氏度5-30秒内，形成40-130埃均匀的热氧化硅，对于100埃氧化硅的击穿电场是13.8MV/cm。
E)形成高质量的PECVD薄栅氧化硅没有高温过程，这将完全消除杂质的热扩散。先在稀释的HF中清洗硅表面，在DI水中漂洗，把硅片装入PECVD的设备中，用He等离子体处理硅表面，降低表面粗糟性和表面态。在小于350摄氏度下，在低气压PECVD设备中，淀积栅氧化硅，淀积的气流由稀释的SiH4，N20和He气组成，保持高流速的He运载气体和低淀积率。实验已证明了这种栅氧化硅的质量与常规的热氧化层几乎相似。
20)淀积1000-2000埃的多晶硅。
21)多晶硅光刻和刻蚀。
22)N+有源区光刻，N+区离子注入，N管的N型多晶硅栅15和重掺杂的源漏区16被同时形成(图3D)。
23)P+有源区光刻，P+区离子注入，P管的P型多晶硅栅17和重掺杂的源漏区18被同时形成。
24)淀积TEOS，RIE形成侧墙24(绝缘体)。
25)使用RTA工艺(1000摄氏度，10秒)激活As离子和避免B离子从P+的多晶硅扩散到栅氧化层中去。
26)自对准形成硅化物(TiSi2，NiSi，或CoSi)(导体)可使用下面其中一种方法A)Ar离子RF溅射刻蚀，溅射Ti，在氮气环境中，625摄氏度，60秒，进行第一步RTA形成硅化物，使用H2SO4+H202选择腐蚀在表面处的TiN，留下TiSi2，又在氮气环境中，850摄氏度，60秒，进行第二步RTA，最后留下500埃的Ti和860-1000埃TiSi2。
B)溅射300埃的Ti，在Ar气环境中，650摄氏度，30秒，进行第一步RTA形成硅化物，使用H202+NH40H+H20选择腐蚀不反应的Ti，留下TiSi2，在氮气环境中，900摄氏度，30秒，进行第二步RTA。
C)溅射Ni，在600摄氏度，比较短的时间内，形成稳定的NiSi。由于在形成硅化物时，NiSi不吸收B和As离子，使得在NiSi/Si的介面处有高的B和As离子浓度，导至低的接触电阻。
27)PSG淀积。
28)接触孔光刻和刻蚀。
29)蒸Al。
30)AL光刻和刻蚀。
31)合金。
到此为至，一种制造新型CMOS器件的新型工艺已基本完成。
有时根据情况，导体19即硅化物可在栅15上形成而源漏区20上没有。有时又可在源漏区20上形成而栅15上没有。
图4A显示新型CMOS器件的N-和P-区的结深稍微小于硅台阶的高度，这可以进一步抑制短沟道效应。
图4B和4C显示的新型CMOS器件与图3D和4A显示的新型CMOS器件几乎一样，唯一不同的是当氧化层7足够薄时，它不必被漂洗掉，它本身可以作为栅氧化层。
图5A到5D显示的这种新型CMOS器件被制造在绝缘衬底或SOI衬底上。SOI电路一般具有低功耗，高速，高密度，器件间易绝缘，无Latchup效应等优点。由于这种新型CMOS器件有较深的重掺杂的源漏区，并且栅电极复盖在较浅的轻掺杂的源漏区，它比常规的SOICMOS有较低的源漏寄生电阻。又由于这种新型CMOS器件的源漏区的一边的有效结深几乎等于零，所以它可以有效地抑制短沟道效应并且可以通过降低沟道区的掺杂浓度，减小源漏PN结的寄生电容和改进亚阈值特性。
权利要求
1.一种新型半导体器件，在薄膜75上有栅15其特征是在一个具有台阶的半导体表面上并包括在台阶的侧面有一薄膜75，在不同的台阶处有源漏极20，源漏极20之间的距离接近于薄膜7的厚度。
2.按权利要求1所述的器件其特征为薄膜75为绝缘体。
3.按权利要求1或2所述的器件其特征为最佳沟道长度为台阶侧面薄膜7的厚度。
4.按权利要求1所述的器件其特征为在栅15和源漏区20上有导体。
5.按权利要求1或4所述的器件其特征是在栅15和源漏区20上有自对准硅化物19。
6.按权利要求1所述的器件其特征在硅化物19和栅15的两侧有侧墙24。
7.按权利要求1所述的器件其特征是在栅15上有导体。
8.按权利要求1所述的器件其特征是在源漏区20上有导体。
9.按权利要求1或6所述的器件其特征是侧墙24为绝缘体。
10.一种制造新型半体器件的方法其特征是包括以下几步(1)刻蚀半体体表面形成一个台阶;(2)在半导体表面上并包括在台阶的侧表面上形成一层薄膜;(3)以台阶侧面的薄膜作为离子注入的掩蔽，对台阶的上表面的半导体区域和下表面的半导体区域进行离子注入，形成不同高度的掺杂区。
11.按权利要求10所述的方法其特征是(1)刻蚀器件的有源区形成一个台阶;(2)在有源区表面上并包括在台阶的侧面处的表面上形成一层薄膜，此薄膜作为栅绝缘层;(3)认台阶侧面处的薄膜作为离子注入的掩蔽，对台阶的上表面区域和下表面区域进行离子注入，形成不同高度的源漏区，一边源漏区的有效结深几乎等于零，而另一边的有效结深几乎等于台阶的高度，器件的沟道长度决定于薄膜的厚度。
12.按权利要求10所述的方法其特征是(1)刻蚀器件的有源区形成一个台阶;(2)在有源区表面上并包括在台阶处的表面上形成一层薄膜;(3)以台阶侧面处的薄膜作为离子注入的掩蔽，对台阶的上表面区域和下表面区域进行离子注入，形成不同高度的源漏区，一边源漏区的有效结深几乎等于零，而另一边的有效结深几乎等于台阶的高度，器件沟道长度决定于薄膜的厚度。(4)去掉薄膜，形成栅氧化层。
全文摘要
新型半导体器件，在一个具有台阶的半导体表面上并包括在台阶的侧面有一薄膜75，在不同的台阶处有源漏极20，源漏极20之间的距离接近于薄膜7的厚度，在薄膜75上有栅15。本发明能够克服沟道长度限制于现有光刻设备的技术问题，不用增加新的光刻设备，即可制造出世界上最短的沟道长度，超过任何光刻技术的精度，包括电子束曝光技术和X射线曝光技术的极限，大大提高了半导体器件的开关速度。
文档编号H01L29/78GK1092907SQ9410013
公开日1994年9月28日 申请日期1994年1月14日 优先权日1994年1月14日
发明者赖辉 申请人:赖辉