专利名称：静电放电保护器件及其制造方法
技术领域：
本发明一般涉及电气保护器件，特别涉及保护单片集成电路免受瞬变大电压损伤的集成器件。
众所周知，单片集成电路，因其输入和输出端子受到大的、突发的电压瞬变(如静电放电)而使其受到损伤。例如，在人体和测试设备上可能集聚静电电荷。当带电的人员或测试设备的部件接触到集成电路的输入或输出端时，集聚起的静电电荷就会放电，迫使大电流流入集成器件。该大电流会击穿集成器件内部的介质材料，如栅氧化层，或可使导电材料，如多晶硅或铝互连结熔化，因而使集成电路受到不能恢复的损伤。
通常，集成电路制品包括保护器件，它们使电流旁路，不流过集成器件内的输入和输出线路，因而防止集成器件被大电压瞬变损伤。保护集成器件输入和输出线路的一种技术是由集成器件内的附加元件形成电流旁路结构。这种技术的缺点是这些结构的击穿电压受到个别集成电路的工艺技术的限制。保护这些电路的另一技术是改善保护线路的能量耗散能力。这是通过将保护电路布局成具有更大的几何形状、更宽的金属互连线、更多、更大的接触点和增加间隔等完成的。这类手段的缺点是增加了集成器件的尺寸，减少了每个半导体片子上的集成电路数目、因而增加了集成电路的制造成本。第三种技术，使用晶闸管(SCR—可控硅整器)将电流旁路不流过输入和输出线路。这种技术的缺点是晶闸管对布局和工艺变化很灵敏，这可能导致在正常工作过程中的闩锁和漏电。
所以，具有一种保护集成电路免受大电压瞬变冲击的集成电路及制造这种集成电路的方法应是有益的。使该集成器件占据很小面积并能保护集成电路的输入的输出结构也是有益的。
图1—3表明根据本发明的一实施方案的静电放电保护器件在加工过程中的部分高放大剖面图；图4表明图3的静电放电保护器件的顶视图。
总的来说，本发明提供一种静电放电(ESD)保护器件及其制造方法。根据本发明，是将该静电放电保护器件制作在半导体基片的无场氧化物的区域内。该区被称作静电放电保护器件的有源区。在一个实施方案中，该静电放电保护器件是一个二极管，包括一个与P区隔开的N区。N区和P区按以下步骤制成将一层光致抗蚀胶涂敷在半导体基片上；在光致抗蚀胶层上形成窗口；露出部分半导体基片；将N型杂质材料注入或扩散到半导体基片的裸露部位之一，形成N区；以及将P型杂质材料注入或扩散到半导体基片的另一裸露部位，形成P区。然后，形成与N区和P区相接触的电极。
图1表明在根据本发明一实施方案的工艺过程中的ESD保护器件一部分10高度放大的剖面图。图1所示的是一N型半导体基片11，有一主表面12和被场氧化物14环绕的有源区13。应予注意，场氧化物14邻近主表面12的部位被表示成隆起状或鼓形17。如本领域的技术人员所应了解的，隆起17在场氧化物14形成过程中，导致氧化物台阶，其通称为鸟头。形成场氧化物14和鸟头17的技术对本领域的技术人员来讲是公知的。
此外，有源区13包括一从主表面12纵向延伸至半导体基片11的P型掺杂区或掺杂阱18，该区域在部分场氧化物14之下横向延伸。掺杂区18也称作阱或槽，它可以通过将P型掺杂剂或杂质材料(如硼)注入到有源区13来形成。另一办法是通过将P型杂质材料扩散到有源区13内形成掺杂区18。举例来说，掺杂区18之结深约为3—5μm，而P型杂质材料在掺杂区18的表面浓度约为1×1016原子/cm3—1×1019原子/cm3。形成掺杂区18的技术是本领域技术人员所公知的。应予理解，半导体基片11和掺杂区18的导电类型不是对本发明的限制。换言之，半导体基片11可以是P型的，而掺杂区18可以是N型的。还应予理解，掺杂区18的形成方式是随意的。
主表面12和场氧化物14被涂敷上一层光致抗蚀胶19。然后，在光致抗蚀胶层19上形成窗口21，以便露出部分主表面12。给主表面12和场氧化物14涂敷一层光致抗蚀胶19及在光致抗蚀胶层19上形成窗口21的技术是本领域技术人员公知的。
使P型杂质材料通过窗口21注入到半导体基片11，形成具有侧壁25的掺杂区22。具体地讲，将杂质材料注入掺杂区18。举例来说，掺杂区22的结深约为0.2—0.4μm，而其表面浓度约为1.0×1015原子/cm3—1.0×1016原子/cm3。虽然没有表明，采用本领域的技术人员公知的技术从主表面12和场氧化物14上去掉光致抗蚀胶层19。
现在，参照图2，给主表面12和场氧化物14涂敷一层光致抗蚀胶23。图中所用的相同标号代表了相同的部件。然后，在该光致抗蚀胶层23上形成窗口24，以露出部分主表面12。将N型杂质材料通过窗口24注入到半导体基片1中，形成具有侧壁28的掺杂区27，其中的侧壁28与掺杂区18形成冶金结。举例来讲，掺杂区27的结深约为0.1—0.25μm，而表面浓度约为1×1016原予/cm3—6×1020原子/cm3。各第一掺杂区和第二掺杂区的相邻侧壁25和28的间距至少为1μm。应注意，每个掺杂区27均位于两个相邻掺杂区22之间，且至少有一个掺杂区27与两个相邻掺杂区22之一相邻。而且，还应注意，区域27和区域22是可互换位置的。这就是让每个掺杂区22位于两个相邻掺杂区27之间，且让至少一个掺杂区22与两个相邻掺杂区27之一相邻。换言之，掺杂区27与掺杂区22隔开并呈叉指状。采用本领域技术人员公知的技术去掉光致抗蚀胶层23。应理解，掺杂区22和27的形成方法不是对本发明的一种限制。例如，掺杂区22和27可以采用扩散技术形成。应予理解，为区域22和27这些实例所提供的形状、结深和表面浓度均不是对本发明的限制。
在图2所示的实施方案中，叉指状掺杂区22和27形成了多个平行二极管结构，在位于相邻的侧壁25和28之间的间隔区29中设置各二极管结构的串联电阻。本领域技术人员应了解，通过分别缩短相邻掺杂区22和27的侧壁25和28间的距离可以减小各二极管的串联电阻，而加宽侧壁25和28间的距离可增大电阻。根据本发明，在有源区13，尤其在间隔区29，即分别在相邻掺杂区22和27的侧壁25和28之间不形成场氧化物。还应进一步了解，侧壁25和28起到有源二极管区的作用，因而对于一定的芯片面积增加了有源二极管的面积。
现在参照图3，用介质材料保形层31覆盖主表面12和场氧化物14。适用于介质材料层31的材料包括二氧化硅、氮化物和相类似的材料等。举例来说，介质材料层31的厚度范围介于约5000—7000之间。采用本领域技术人员公知的技术，在介质材料层31上形成窗口32，露出掺杂区22和27的一部分表面12、以导电材料填充暴露出掺杂区22表面12的窗口32，形成阳极电极33。用导电材料填充暴露出掺杂区27的表面12的窗口32，形成阴极电极34。换言之，阳极电极33与掺杂区22接触，而阴极电极34与掺杂区27接触。适用于电极33和34的材料包括铝、钛、钨、钼、钽其及组合。形成与掺杂区相接触的电极的技术是本领域技术人员公知的。
现在参照图4，该图表明图3的ESD保护器件的部分10的顶视图。位于介质材料层31下方的掺杂区22和27的位置分别用虚线37和38表示。此外，间隔区29用箭头39表示。阳极电极33被表示成在掺杂层22或部分介质材料层31上的多个导电指条。阳极电极33最好通过延伸部分41与地电位耦合。阴极电极34被表示成在掺杂区27和部分介质材料层31上的多个导电指条。阴极电极34与阳极电极33最好呈叉指状，各部分阴极电极34与接触焊盘42耦合。
至此，应当了解已经提供了ESD保护器件和制造该ESD保护器件的方法。根据本发明所制造的静电放电保护器件的掺杂区面积可以小于2000μm2，静电放电保护器件的机器模式(machine model)ESD电压至少为500V。本发明的ESD保护器件最好在无场氧化物的有源区内制作。在一个实施方案中，ESD保护器件是由两个相互隔开的掺杂区构成的二极管，其中位于两个掺杂区之间的间隔区是无场氧化物的。间隔区内没有场氧化物降低了两个掺杂区之间的寄生二极管电阻，允许在区域27和18的结处形成耗尽区，以便在反偏置条件下自由扩展。如果该耗尽区扩散到整个间隔区的范围，则二极管的击穿电压将会降低。寄生电阻的减小和击穿电压的降低两者都导致流过待保护的集成电路的能量降低。因为掺杂区的位置是由光刻工艺所限定的，故间隔区的宽度，即两个掺杂区之间的距离受光刻技术的分辨率限制，而不受所说的掺杂区间的场氧化物宽度限制。再有保护器件的有源区包括掺杂区的侧壁，致使保护器件的有源区变大。此外，本发明的保护器件所击穿的结果位于掺杂区18和27之间的结。
虽然已经表明和描述了本发明的具体的实施方案，对本领域的技术人员来说，可以做出进一步的变化和改进。应予理解，本发明不限于所示的个别形式，其本意在于以所附权利要求覆盖落入本发明精神实质的范畴的本发明的所有改型。例如，根据本发明可制成单个二极管。况且，本发明的阳极和阴极区的连通性是可变化的，例如，叉指状阳极33可与除地电位以外的电压电位相连接。
权利要求
1.一种制造静电放电保护器件(10)的方法，其特征在于以下各步骤提供一第一导电类型的半导体基片，该半导体基片(11)具有一表面(12)；在该半导体基片(11)内形成一第一导电类型的掺杂区(22)；在该半导体基片(11)内形成一第二导电类型的掺杂区(27)；以及形成第一电极(33)和第二电极(34)，该第一电极(33)与第一导电类型的掺杂区(22)接触，而第二电极(34)与第二导电类型的掺杂区(27)接触。
2.如权利要求1的方法，其中，形成第二导电类型的掺杂区(27)的步骤包括使第二导电类型的掺杂区(27)与第一导电类型的掺杂区(22)隔开的步骤，其中的位于第一导电类型掺杂区(22)与第二导电类型掺杂区(27)之间的间隔区(29)是无场氧化物(14)的。
3.如权利要求1的方法，其中，形成第一掺杂区(22)与第二掺杂区(27)的步骤包括形成多个第一导电类型掺杂区(22)和多个第二导电类型掺杂区(27)，其中第一导电类型的一个掺杂区(22)位于两个第二导电类掺杂区(27)之间，而多个第一导电类型掺杂区(22)中的另一个与两个第二导电类型掺杂区之一相邻。
4.一种制造静电放电保护器件(10)的方法，其特征在于以下各步骤提供一具有一主表面(12)的第一导电类型半导体基片(11)，其中的半导体基片(11)的一部分作为该静电放电保护器件(10)的有源区(13)；在有源区(13)形成第一导电类型的掺杂区(22)，其中的第一导电类型掺杂区(22)的横边界由侧壁(25)界定；在有源区(13)形成第二导电类型的掺杂区(22)，其中第二导电类型掺杂区(27)的横向边界由侧壁(28)界定；形成与第一导电类型掺杂区(22)相接触的第一电极(33)；以及形成与第二导电类型掺杂区(27)相接触的第二电极(34)。
5.如权利要求4的方法，其中，形成第一导电类型掺杂区(22)的步骤和形成第二导电类型掺杂区(27)的步骤包括形成与第一导电类型的半导体基片(11)的冶金结，其中各部分冶金结起第二导电类型掺杂区的侧壁(28)的作用。
6.如权利要求4的方法，其中，形成第一导电类型掺杂区(22)的步骤包括形成其结深介于约0.25μm—0.4μm范围内、表面浓度介于约1.0×1016原子/cm3—1.0×1019/cm3范围内的第一导电类型的掺杂区(22)，形成第二导电类型掺杂区(27)的步骤包括形成其结深介于约0.1μm—0.25μm的范围内、表面浓度介于约1×1016原子/cm3—6×1020原子/cm3范围内的第二导电类型的掺杂区(27)，其中第一导电类型掺杂区(22)与第二导电类型掺杂区(27)的相邻侧壁(25，28)之间的距离至少为1μm。
7.如权利要求4的方法，其中，形成第一导电类型掺杂区(22)的步骤和形成第二导电类型掺杂区(27)的步骤包括在小于2,000μm2的面积内形成第一和第二导电类型的掺杂区(22，27)，其中的静电放电保护器件(10)的机器模式ESD电压至少为500V。
8.一种静电放电保护器件(10)，其特征在于一具有一表面(12)的半导体基片(11)；一从表面(12)延伸到该半导体基片(11)内的第一掺杂区(22)，第一掺杂区(22)的横向边缘由至少一侧壁(25)界定；一从表面(12)延伸到该半导体基片(11)的第二掺杂区(27)，第二掺杂区(27)的横向边缘由至少一侧壁(28)界定；一与第一掺杂区(22)接触的第一电极(33)；以及一与第二掺杂区(27)接触的第二电极(34)。
9.如权利要求8的静电放电保护器件(10)，其中，第一掺杂区(22)的至少一个侧壁(25)与第二掺杂区(27)的至少一侧壁(28)之间的距离至少为1μm。
10.如权利要求8的静电放电保护器件(10)，其中，半导体基片(11)包括一含第一掺杂区(22)和第二掺杂区(27)的掺杂阱(18)，该掺杂阱(18)和第一掺杂区(22)是第一导电类型，而第二掺杂区(27)是第二导电类型，以及第二掺杂区(27)的至少一侧壁(28)与掺杂阱(18)形成冶金结，且冶金结的一部分作为二极管的一部分。
全文摘要
一种ESD保护器件及在无场氧化物(14)的有源区(13)制造该器件的方法。用光刻技术在半导体基片上形成由一间隔区(29)分隔开的P型掺杂区(22)和N型掺杂区(27)。阳极(33)与P型掺杂区(22)接触，阴极(34)与N型掺杂区(27)接触。ESD保护器件的寄生二极管电阻受间隔区(29)的宽度控制，而后者又受光刻技术的分辨率控制。本发明提供一种降低ESD保护器件的寄生二极管电阻和箝位电压的方法，保护集成电路免受大电压瞬变冲击。
文档编号H01L21/822GK1122519SQ9510968
公开日1996年5月15日 申请日期1995年7月31日 优先权日1994年8月1日
发明者巴里·B·海姆, 弗里曼·D·科尔伯特 申请人:摩托罗拉公司